Арифметическое устройство Советский патент 1975 года по МПК G06F7/385 

Изобретение относится к вычислительно технике и может быть использовано для реализации вычислительных машин и средств автоматики на динамических элементах.

Известны арифметические устройства, содержаш,ие одноразрядные комбинационные сумматоры, ячейки переноса, сдвигающие регистры, количество и разрядность которых равна числу фаз синхронизации, и схему синхронизации, причем выходы переноса сумматоров соединены с первыми входами соответствующих ячеек переноса, выход первой ячейки переноса соединен с одним из вхо;1,ов второго сумматора.

Недостаток известных устройств заключается в том, что количество одноразрядных сумматоров равно числу фаз устройства синхронизации.

Целью настоящего изобретения является уменьшение количества оборудования путем уменьшения количества одноразрядных сумматоров.

С этой целью в устройство введены коммутаторы, причем входы первого коммутатора соединены с выходами нечетных регистров, а входы второго коммутатора соединены с выходами четных регистров, выходы коммутаторов соединены с другими входами соответственно первого и второго сумматоров, выходы суммы которых соединены со входами соответственно нечетных и четных peiTicTpOB, при этом выходы нечетных фаз схемы синхронизации соединены со вторым входом первой яче11кп переноса, а выходы четных фаз с.хеЛ1Ы синхронизац ; соединены со вторы.м входо.м второи ячеики переноса, выход которой соединен с одним из входо ; nepBoio с}мматора.

Схема арпфметического устройства приведена на чертеже.

Устройство состоит из одноразрядных комбинационных с л д;аторов 1, 2, выходь; переноса которых соединены со входами ячеек переноса 3, 4.

Выходы схс-мы сннхронизации 5 (5i, 5, ..., 5 п) заведены со сдвигом на фазу на сдвигающне регистры б, 7, 8, 9, причем количество и разрядность регистров равны числу фаз синхронизад П1. Кроме roio, нечетные фазы схемы синхронизации (5i, 5з, ... 5,) заве.яены на соответствующи вход яче11ки иереноса 3, а четные фазы (5, 5., ... 5 «) --на вход ячейки переноса 4. Выхо;1ы нечетных регистров соединены со входами комм}татора 10, а четных - со входами ко.мл;)татора 11; выходы KOMAiyTaiopoB 10, И соединены со входа.ми сум.л1аторов 1, 2 соответетвенно.

Входы 12, 13 являются входами устройства, а выходы 14, 15 коммутаторов - выхода.ми устройства.

3

Арифметическое ус rini::.-: :ici дующим образом.

Поеле подачи на 1 хо;;ь с; гаемых а и ts н е ир ;хсдол; 5i происходит :иип1сь 1-го ;; часть регистра 6 и перенос к ряд 13 ячеГи-су о. Поскольку :: без задержки, иоеле подачи тора 2 слагаемых а-, и с пульеа синхропиза1и-1и 69 jiionc: ка и запись зиаченин суммы i; 7 и переиос в ячейку . С. нечетиых (четпых) , и импульсов сиихроиизапии ир; запись разрядо суммы з друг стра 8 (9) через те же схемы

Пред м е т и з о б р е i

4po;i;i,

поса. ьыход ii:.p

ii с (;ДПИл1 из 3X0 л i; ;i а К) Ц е е с и я количества оПоолмхтатопы, ;;риiiooa coe/iHneiii : строп, а пходь;

;СИЫ с :)ЫХОДИ.м; .)Г;) Li БТОПО О

15ходами первого - сгвеиио, выходь, дипсиы со 5хода:; четиых регист-Tiiiiix |.ра: схемы о втопыл: вх;)ДОл

А перспоса, а 1:111х(.)ды четиых ихроиизааии сосдш еиы со liToзторо; ;чеГпч1; иерспоса, , иси с огиим из пходсм иервог(

iГ

J :