Устройство для деления чисел с восстановлением остатка Советский патент 1975 года по МПК G06F7/39 

I входами схем И, выходы которых подключены соответственно ко вторым входам схем ИЛИ, третьи входы которых соединены с соответствующими выходами второй дополнительной группы схем И. Это позволяет ускорить операцию деления. На чертеже приведена схема предлагаемого устройства. Устройство для деления чисел с восстановлением остатка состоит из регистра 1 делителя, основного и вспомогательного ре гистров 2 делимого, основного и вспомогательного регистров 3 частного, сумматора 4, схемы 5 формирования цифр частного, инвертора 6, схем И 7, первой дополнительной группы 8 схем И, второй дополнительной группы 9 схем И, схем ИЛИ 10 и шины 11 тактовых импульсов, В режимах делимого и частного выходы вспомогательных регистров соединены с входами основных регисаров параллельными цепями, а выходы основных регистров с входами вспомогательных регистров цепями сдвига на один разряд влево. Сдвиг содержимого регистров 2 и 3 производится двумя тактирующими импульса.1и внутри такта. Шина 11 тактовых имгульсов соединена с единишым входом знакового разряда регистра делителя 1, с первым входом схемы формирования цифр частного и с входом инв тора 6, выход которого подключен ко второму входу схемы формирования цифр част- но го, с третьего по седьмой входы которой подключены соответственно к единичному и нулевому выходу знакового разряда регистра делителя 1, к нулевому выходу зна кового разряда сумматора 4 и к единичному и нулевому выходу знакового разряда основного регистра делимого 2, а выход к входу первого разряда регистра 3 частного, при этом выходы разрядов регистра делителя 1 соединены с соответствующими первыми входами сумматора 4, вторые входы которых в каждом разряде подключены соответственно к выходом основного регистра 2 делимого и к первым входам схем И 7, вторые входы которых соединены с шиной 11 тактовых имггульсов. Первые входы первой дополнительной 1-рунпы 8 схем И роединены с соответствующими выходами разрядов сумматора 4, вторые входы - с нулевым выходом его знакового разряда, третьи входы - с первыми входами второй дополнительной группы 9 схем И и с выходом инвертора 6, а выходу - с соответствующими первыми входами схем ИЛИ 1О, выходы которых 1 связаны с;оот веах твенно с входами вспомоI-.. гательного регистра делимого 2, вторые ходы которой дополнительной группы схем И - с единичным выходом знакового разряда сумматора 4, третьи входы - с оответствующими первыми входами схем И 7, выходы которых подключены соотетственно ко вторым входам схем ИЛИ 10, третьи входы которых соединены с соответствующими выходами второй дополнительной группы 9 схем И . Схемы И-ИЛИ совмещаются с входными логиками триггеров вспомогательных регистров 2 и 3. Прямое и обратное значения знакового разряда сумматора 4 формируются одновременно. Работа устройства происходит следующим образом. При делении двух чисел, заданных прямым кодом, код делимого направляется на регистр 2 в прямом коде, а код делителя - на регистр 1 в дополнительном коде, так как в сумматоре 4 производится только вычитание делимого (остатка) и делителя. По сигналу первого такта по щине 11 определяется знак частного. При совпадении знаков делимого и делителя (ОО или 11) в младший разряд регистра частного 3 записывается 1. В конце первого такта в регистре 2 производится сдвиг делимого на один разряд влево, а в знаковый разряд регистра делителя 1 записывается . Таким образом, деление двух чисел с произвольным сочетанием знаков сводится к делению двух положительных чисел. В начале второго такта содержимое регистров 2 и 3 из вспомогательного рогист ра параллельно записывается в основной регистр. В конце второго такта анализируется знак кода остатка на выходе сумматора 4, Если в знаковом разряде сумматора 4 оказывается О, то в младший разряд рег-истра 3 частного записывается lij а код остатка с сумматора 4 по цепям сдвига на один разряд влево записывается на регистр 2. Если в знаковом разряде сумматора 4 оказывается 1, то в младший разряд регистра 3 частного записи не производится и в нем сохраняется нуль, а в регистре 2 производится сдвиг содержимого на один разряд влево (восстановление остатка). В регистре частное передается из сновного регистра на вспомогательный о сдвигом на один разряд, влево. I В начале следующего такта на регистр j 2 находится код остатка, сдвинутый на один разряд влево. Работа устройства для деления чисел происходит аналогично предыдущему такту. ., Предмет и-зобретения Устройство для деления чисел с восстановлением остатка, содержащее регистр делителя, основной и вспомогательный регисо ры делимого и частного, сумматор, схему формирования цифр частного и инвертор, причем шина тактовых импульсов устройства соединена с единичным входом знакового разряда регистра делителя, с первым входом схемы формирования цифр частного и с входом инвертора, выход которого подключен к второму входу схемы формирования цифр частного, входь которой с третье- го по седьмой подключены соответственно , к единичному и нулевому выходам знакового разряда регистра делителя, к нулевому выходу знакового.)разряда сумматора и к единичному и нулевому выходам знакового разряда основного регистра делимого, а выход - ко входу первого разряда регистра частного, при этом выходы разрядов регистра делителя соединены с соответствуют |щими первыми входами сумматора, вторые входы которого в каждом разряде подключены соответственно к выходе м основного регистра делимого и к первым входам схем И, вторые входы которых соединены с шиной тактовых импульсов устройства, отличающееся тем, что, с целью увеничения быстродействия, в состав устройства введены первая и вторая дополнительные группы схем И, причем первые входы первой дополнительной группы соединены с соответствующими выходами разрядов сумматора, вторые ходь1 - с нулевым выходом его знакового разряда, третьи входы - с первыми входами второй дополнительной группы схем И и с выходом инвертора, а выходы - с соответствующи1ми первыми входами схем ИЛИ, выходы которых связаны соответственно со входами вспомогательного регистра делимого, вторые входы второй дополнительной группы схем И - с единичным выходом знакового разряда сумматора, третьи выходы с соответствующими первыми схем И, которых подключены соответственно ко вторым входам схем ИЛИ, 4третьи входы которых соединены с соответствующими выходами второй дополнп тельной группы схем И,