Вычислительная система для обработки данных Советский патент 1976 года по МПК G06F15/16 

(54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ ОБРАБОТКИ ДАННЫХ

I

Изобретение относятся к области вычис-пительной техники.

Известна вычислительная система для обработки данных, содержащая регистр имени входной переменной, регистр входной переменной, блок формирования команд, устройство управления, ключи и однотипные процессоры, каждый из которых содержит регистр приема, регистр выдачи, входное и выходное устройства приоритетного выбора, реги стр результата логической операции, регистр адреса связей, ключи и вы.числительное уст-ройство.

Известные системы позволяют организовать работу как в обычном, режиме мультипроцессорной обработки, когда каждый процессор самостоятельно выполняет свою последовательность команд, так и в векторном режиме, когда все или часть процессоров работают синхронно, выполняя в определенный момент времени одну и ту же команду

С целью повышения эффективности работь1 в предлагаемую вычислительную систему введены регистры признака управляющей информации, признака результата логической

операции, признака массива, и в каждый процессор системы введены регистры активности входных данных, активности выходных данных, настройки оператора, имени, признака режима, признака модификации адреса связей, модификации адреса связей, настройки связей выходов, коммутатор связей оператора, сумматор адреса связей, устройство сравнения, причем, выход регистра им.ени Входной переменной соединен с первым, вхо дом устройства сравнения каждого процессора, второй и третий входы устройства сранения соединены соответственно с выходами регистра адреса связей и регистра признака модификации адреса связей, выходы младших разрядов регистров адреса связей и модификации адреса связей через сумматор адреса связей соединены с четвертым входом устройства сравнения, пятый вход которого соединен с инверсны.м выходом регистра признака управляющей информации, выходы регистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соединенных ключей подключены соответственно к входу регистра модификации адреса связей и входу регистра приема, управляющие входы первых групп ключей подключены соответственно к npsiMOMy и инверсному выходам, регистра признака управпяющей информации, первые управляющие вхо ды вторых групп ключей - к вы,ходу устройства сравнения и информационному входу вхо ного устройства приоритетного выбора, вторые управляющие входы, вторых групп ключей - КБЫХоду входного устройства приоритетного выбора и к первому входу регистра активности входных данных, входное устройство приоритетного выбора каждого процессора соедине но двухсторонними связями с входными ycTj:ofi ствами приоритетного выбора соседних процессоров, выход регистра приема через последовательно соединенные ключ, один управляющий вход которого подключен к выходу регистра активности выходных данных, другой - к управляющему выходу вы,числительного устройства и второму входу регистра активности входны.х данных, и коммутатор связей оператора соединен с информационным, входом, вы.числительного устройства, вы.ход которого соединен со входами регистров выдачи активности выходных данных и результата логической операции, а через коммутатор связей оператора своего процессора и через комм.утаторы. связей оператора соседних процессоров - с вы.числительным.и устройствами соседних процессоров, вы.ход регистра настройки оператора соединен с управляющим, входом коммутатора связей оператора, выход настройки связей выходов каждого процессора через ключ, управляющий вход которого подключен к выходу регистра активности вы.ходны:х данных соединен с соответствующим входом, выходного устройства приоритетного вьг.бора и с одним кз управляющих входов кл1та, через который с-ыходы. регистра вы,дачи и регистра результата логической операции соединены, соответственно с входам.и регистра входной переменной и регистра при нака результата логической операции, второй управляюиий вход ключа соединен с выходом, выходного устройства приоритетного выбора, выходы регистров и признака режим.а каж.дого процессора через кпюч, управляющий вхо.ц которого подключен к выходу вы.ходиого устройства приоритетного вы.бо ра, соединены соответственно с входам.и ре гистров им.ени входной перем.енной и призна-ь ка управляющей информации, первый вход per гистра активности выходных данны.х соединен с соответствующим, управляющим выходом, вычислительного устройства, второй вход с выходом, выходного устройства, приоритетного вы.бора, которое подключено двухсторонними связями к выходным устройстаам. приоритетного выбора соседних процессоров, управляющие входы, устройства сравнения, коМ мутатора связей оператора и вычиспительно го устройства каждого процессора подключейы к соответствующим выходам блока формирования команд, подклю41енного двухсторонними связями к устройству управления, ynpaj ляющие входы, регистров адреса связей, признана модификации адреса связей, модификации адреса связей, настройки оператора, настройки связей выходов, имнни, признака режима каждого процессора и вход вьхходного устройства приоритетного вы.бора процессора с наим.еньшим вриоритетссйул соединены с соответствующими выходами устройства управления, управляющий вход входного устройства при)ритетного выбора процессора с наименьшил приоритетом подключен к выходу регистра приэ-т нака массива, выходы входного и Ызхходногр устройств приоритетного выбора процессора с наименьщим приоритетом соединены с сосП ветствующими входами устройства управления, входы регистров имени входной переменной, признака управляющей информации, приф- нака результата логической операции, переменной и признака массива через соответствующие ключи, управляющие входь которых подключены к управляющему выходу устройства управления, соединены с информационным входом системы. Это дает возможность реализовать систему с использованием большого числа простых процессоров с единым микропрограммным блоком управления арифметическими и логическими операциями и единым устройством управления. Например, простейщий про цессор с микропрограммным управлением может состоять из одноразрядного комбинаци онного сумматора, О1х.г ративных регистров операндов, нескольких вспомогательных триггеров, небопьщого числа погичес1шх элементов. Программа вычислений в векторном или коллективном режиме при этом задается не последовательностью команд и адресов операндов, а набором операторов и организацией связей между ними в соответствии с топологией решаемых задач. Все это позволяет упростить программирование, организовать поточное выполнение вычислительного процесса, динамическую перестройку связей между отде;ш 1ыми операторами задач, расположен ны чш Б различных процессорах и выполнение различных операций процессорами, а также сократить оборудование. На чертеже представлена схема вычислительиой системы. Она состоит из процессоров осуktecTBnflroiiuix .хранение и обработку информа|1ШИ, регистра 2 приема данных, содержаще го регистр 3 имени входной переменной, регистр 4 признака управляющей информации, .регистр 5 признака результата логической операции, регистр 6 входной переменной, ре)гистр 7.признака массива ключей , Ьлока 9 формирования команд, задающего рсрограмму линейного оператора, реализуемую процессором, устройства управления 1О, управ71якндего вводом, выводом и пересылкой данных и синхронизирующего работу всех устройств Каждый процессор содержит вычислительное устройство 11, в состав которого входят блок 12 арифметических и логических операций и оперативные регистры 13, используемые для хранения операндов и их признаков активности; регистр 14 приема, содержащий регистр 15 активности входных данных и слу жащий для приема и пересылки активных дан ных, поступающих в оперативны.е регистры. 13; регистр 16, содержащий регистр 17 активности вькодных данных и регистр 18 результата логической операции; коммутатор 19 связей оператора, соединяющий оперативные регистры 13 вычислительного устройств 11 с блоком. 12 и регистром. 16 своего про lieccopa и оперативным.и регистрами соседних процессоров в зависим.ости от кодов, содержащихся в регистре 20 настройки оператора, а также от режима работы, устройства управления (ввод коэффициентов, ввод начальных условий, решение и т.п.;; регистра 21 имени, предназначенный для хранения имени вы,ходной переменной и содержащий регистр 22 признака режим.а, указы.вающий в каком режи ме работает процессор в вычислительном (О) или управляющем. (1); регистр 23 адреса св зей, используемый для хранения кода адреса входной переменной, приним.аемой регистром 14; регистр 24 признака модификации адреса связей; регистр 25 модификации адреса связей, предназначенный для хранения константы модификации адреса; сумматор 26 адреса свя зей; устройство сравнения 27, обеспечивающее сравнение кода им.ени входной перем.енной, .поступающего из регистра 3 имени вход ной переменной с кодам,и регистра 23 адреса связей, в разрядах, определяемы.х кодам.и поступающими из блока 9 формирования команд, и признаком управляющей информации из регистра 4; регистр 28 настройки связей выходов, устанавливающий связь регистра 16, регис ра 18 результата логической операции, регистра 21 и регистра 28 признака режим.а; вход ное и выходное приоритетного выбора устрой ства 29 и 30, определяющие последовательность ввода, вывода и передачи данных меж у регистром 2 и регистрам.и 14 и 16 проессоров. Схема также включает ключи 318; щину 39 адресных связей; шину 40 имен; ины 41-45 связей блоков внутри процессоов; щины 46-53, связывающие блок 9, выоды ключей 38 и 37 и выходы устройства правления 10 соответственно с управляюими входами устройства сравнения 27, с правляющими входам.и ключей 31 и 32, с правляющими входами регистров 23, 25, 0, 28, 21; шины управления 54, 55, 56, вязывающие соответственно выходы крайних стройств 29 и 30 и вход крайнего устройтва ЗО с устройством, управления 10; шиы. 57 и 58, связывающие устройство управения 10 соответственно с блоком, 9 и клюами 8 J -г 8, ; информационны.й вход 5 9 сисемы.. Система работает следующим образом., В блоке 9 записана циклически повторяющаяся последовательность ком.ацд, определяющая оператор обработки каждым вычислительным устройством. 11 активных операндов, содержащихся в его оперативных регистрах 13, и пусть значение выходной переменной, полученное по окончании цикла работы, этой программы., записы.вается в регистре 16, а результат логической операции - в регистре 18. При этом признак активности А в регистре 17 вькодной переменной регистра 16 приним.ает значение 1. Наприм.ер, программ.а, реализующая универсальный разностный о.ператор, выполняет последовательно умножение активной переменной, находящейся в первом оперативном регистре 13, на активное значение второго оперативного регистра 13 и записывает результат в третий оперативны.й регистр 13, присваивает результату признак активности А 1, суммирует полученны.й результат с содержимым, четвертого оперативного регистра 13; если оба операнда активны, записы,вает результат суммирования в регистр 16, присваивает в регистре 17 признак активности выходной переменной А 1,, вычисляет и запоминает значение результата логической операции в регистре 18, пересылает значение активных переменных регистров 16, через коммутаторы 19 в четвертый оперативньш регистр 13 соседнего снизу процессора, если в разряде тип олератора регистра 2О настройки оператора записана единица, или - во второй оперативный регистр 13 соседнего снизу процессора, если в раз:ряде тип оператора регистра 20 записан нуль. Присваивает нуль признакам активности всех переменных данного процессора, участвующим, в обработке: Далее в оперативных регистрах 13 занесены начальные значения перем.енных, коаффициенты и сам,и переменные и соответствукщим переменным, присвоены, признаки активности . В регистрах 21 имени процессоров, работающих в режиме вылислительного звена, за писань коды имен выходных переменных, а в регистре 22 нулевое значение (признак вьниспительного звена): в регистрах 21 про цессоров, вычислит ель ны.е устройства которых работают в режиме управляющих звеньев, записаны, адреса модифицируемых входных перем,енных, а в регистре 22 - единичное значение (признак управляющего звена); в регистрах 23 содержатся нем.одифицирован ны,е коды имен входных перем,енны,х, значения которых должны быть приняты, соответст вующими р8гистрам,и 14; и пусть м,одифииированный адрес связи, поступающий на один из входов устройства сравнения 27, образуется путем, логического сложения содержим,о го м,ладшего разряда регистра 23 со значением регистра 25 модификации адреса связей сумматором 26 адреса связей; в регистрах 24 признака модификации адресных связей тех процессоров, которы,е приним,аю-т дан ны.е лишь по условию от соответствующих уп равляющих звеньев, записан признак 1, ука зывающий на модификацию связи в регистре 23 этого процессора; в регистрах 20 настро ки оператора занесены настроечные коды., оп ределяемые м,атрицей связей и устанавливающие позиционную и временную св,язь соответствующих оперативных регистров 13 с регистром 14 данного процессора и с операТИВНЫ.МИ регистрами 13 соседних процессоров. В регистре 28 настройки связей выходов находятся коды, устанавливающие связи регистров 16 и регистров 21 ILMBHH с регистром, 2. По сигналу с шины. 58 устройства управ ления 10 через ключи 8 на входы регистра 2 поступают извне по шинам, 5 9 соответственно на регистр 7 значение признака м,ас сива, в регистры 3 и 4 - им.я входной переменной (имя последовательности переменных принадлежащих одном.у м.ассиву), признак управляюшей информ.ацик, в регистры. 5 и 6 результат .логической о.перации и значение входной переменной (перем.енных м,ассива), и затем из регистра 2 значение признака массива (М) поступает на вход устройства 29, код им.ени входной перем,енной (имени м,ассива) 3 - на входы, устройств 27, значение входной переменной 6 (последовательность переменных м,ассива) - на вход клю ча 37. Одновременно пусть на управляющие (маскирующие) входы, 46 устройства .27 из блока 9 по .шине 46 поступает код, определяющий, какие разряды регистра 23 участвуют в операции сравнения, и значение признака управляющей информации регистра 2. Признак управляющей информ.ации регистра 4 маскирует (исключает из операции сравнения) младший разряд всех устройств 27 и активизирует, подключает к операции сравнения разрад признака модификации адреса связей регистров 24 и 4 при единичном значении. Тогда на выходах 41 устройств 27 тех процессоров, содержимое регистра 23 адреса связей которых, включая разряд признака регистра м.одификации связей 24, совпадает с кодом, имени входной перем.енной с 3 в разрядах, определяемы.х кодом 46 и содержимым, регистра 4, появятся управляющие сигналы активности, которые поступят в устройство 29. Выходные сигналы 42 устройств 29 активизируют одновременно при (поочередно при ) ключи 31 и 32, При этом, если признак управляющей информации был равен единице (что указы.вает на то, что в регистре 5 результата логической операции находится код модификации адреса связей), то откроется ключ 38, и значение (последовательность значений) через ключи 31 одновременно (последовательно) .запишется В соответствующие регистры. 25 модификации адреса связей. Если же значение признака управляющей информ.ации в регистре 4 было равно нулю, что указы.вает на то, что в регистре 2 находится значение перем.енной, которое необходимо передать в один или несколько процессоров, им.еющих одно и то же значение адреса, то сравнение происходит только в младщих разрядах устройства 27 (единица, поступающая с инверсного выхода разряда 4 регистра 2 исключит разряд регистра модификации адреса связей кода из операции сравнения), откроется ключ 37, и значение переменной через ключи 32 поступит одновременно при (последовательно при ) в вы,бранны.е регистры, 14. Адреса в регистрах 23 выбираются таким, образом,, что для одних значений результата логической операции модифицированны,й адрес связи совпадает с кодом, им.ени входной перем.енной, и тогда возможно поступление этой перем.енной на вход соответствующего входного регистра 14, а для других значений результата логической операции м.одифицированный адрес не совпадает с кодом, имени входной переменной, и тогда прием, значения этой перем,енной становится невозможным; одноврем,енно сигналами, поступающими из устройств 29 по шинам, 42, будут установлены, в активное состояние признаковые разряды регистров 14, Последние активизируют по одному из управляющих входов ключи 33. По сигналам. 43, пост1Т1ающим, из вычислительных устройств 11, откроются ключи 33, и содержимое тех регистров 14, которые им.еют активные приз наковые разряды, регистра 15, через ключи 3 3 и коммутаторы 19 поступят на заданные регистрами 20 настройки оператора входы оперативных регистров 13. Одновременно по сигналу 43 регистры 15 активности входны.х данных соответствующих регистров 14 вновь установятся в нулевое состояние () и закроют ключи 33. При этом соответствующие оперативные регистры 13 перейдут в активное состояние Затем, блоки 12 арифметических и логических операций обработают активные oneранды, содержащиеся в оперативных регистрах 13, в соответствии с оператором, задаваемим. блоком. 9 формирование команд. Полученные в вычислительных устройствах результаты вм.есте со значениям.и признаков активности А и признаком, результата логической операции запишутся в регистрах 16, 17 и 18. Значения признаков активности отработавших оперативных регистров 13 прим.у нулевое значение. Регистры 17 активизируются (). Содержимое регистров 16 по шинам 44 через комм.утаторы. 19 связей one ратора поступит в оперативные регистры 13 соседних вы.числит9льны.х устройств. Номера этих оперативных регистров будут определены, кодами настройки регистров 20 настройки операторов. Одновременно выходной сигнал активных регистров 17 () через клю чи 34, управляемы.е регистрами 28 настрой ки о связей выходов, активизируют входы. ключей 35 и устройств 30. Каждое вышесто ящее устройство, приори етного вьбора, нахо дящееся в активном, состоянии, вырабаты.вает сигналы запрета передачи информации для всех нижестоящих устройств. По сигналу с шины 46, поступающем.у из устройства управления 10 на вход крайнего выходного устройства 30, на выходе щины 45 первого активного вы.ходного устройства 30 появится управляющий сигнал, к торый откроет его ключи 35 и 36. Им.я перем.енной 21, значение активной выходной перем.енной 16, имеющей старший уровень приоритета, соответственно по щинам. 40 и 39 поступят в регистр 2. Одновременно сиг налом. с шины. 45 будет установлен в нулевое состояние регистр 17 процессора, выдав шего выходную переменную. Затем, устройство 30 этого процессора возвратится в исход-80

ное пассивное состояние, а кяючи 35 и 30 закроются.

Сигнал запрета передачи информации, вьтрабатываем.ый этим, устройством приоритетного вы.бора нижестоящем.у устройству, исчезнет и право старшего приоритета будет переано следующем.у ближнем.у снизу активном.у роцессору. Значение каждой вы.ходной перем.енной, поступившей в регистр 2 по шине 4О, сопровождаем.ое значением, признака управляющей информ.ации равным, О, пересы.лается оттуда в регистры 14 тех процессоров, м.одифи рованныл адрес которых совпадает с име - «ременной, записанным в регистре 3 имени входной перем.енной. Каждое значение результата логической операции, поступившее в регистр 5 и сопровождаемое значе™ем признака управляющей информации, поступает оттуда в регистр 25 соответствующих процессоров. По окончании передачи всех активных данных из регистров 16 на выходе 54 крайнего снизу устройства 30 появится сигнал окончания процедуры пересылок данных. Затем, цикл работы снова повторится. Настройка регистров 23, 24,25, 20,28,21,22 и блока 9 производится устройством. управления 1О соответственно по ши 49г53, 57. По шине 55 устройство 29 ьщает сигнал окончания приема .хтассива данНЫ.Х в процессор. о р м. у л а и 3 о б р е т г; и Вы.числительная система дл.я: обработки данных, содержащая регистр н:.лени вхо.днок перем.енной, регистр входной переменной, блок форм.ирования ком.анд, устройство пpaa eния, ключи и о.анотипны.е процессоры, каждый из которых содержит регистр приема, регистр выдачи. Входное и выходное устройства приоритетного вы.бора, регистр результата логической операции, регистр адреса связей, ключи и вычислительное устройство, отличающееся тем, что, с целью повышения эффективности работы, систем.ы, в нее введены, регистры, признака управляющей информации, .признака результата логической операции, признака массива, и в кажды.й процессор систем.ы введены, регистры, активности входных данных, активности выходны.х данных. настройки оператора, имени, признака режим.а, признака модификации адреса связей, модификации адреса связей, настройки связей вы.ходов, комм.утатор связей оператора, сум.матор адреса связей, устройство сравнения. причем, выход регистра имени входной переменной соединен с первым, входом устройства сравнения каждого процессора, второй и третий входы, устройства сравнения соедине- ны соответственно с выходами регистра ад реса связей и регистра признака модификации адреса связей, вы,ходы. младших разрядов регистров адреса связей и модификации адреса связей через сумматор адреса связей соединены с четвертым входом устройства сравнения, пятый вход которого соединен с инверсным выходом регистра признака управ ляющей информации, вькоды регистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соединенных ключей подключены, соответственно к Входу регистра модификации адреса связей и Входу регистра приема, управляющие входы первых групп ключей подключены соответственно к прямому и инверсном.у вы.ходам. регистра признака управляющей информации, пе вы.е управляющие входы, вторых групп ключей к выходу устройства сравнения и информационному входу входного устройства приори тетного выбора, вторы.е управляющие входы вторых групп ключей - к выходу входного устройства приоритетного выбора и к первому входу регистра активности входных данНЫ.Х, входное устройство приоритетного выбо ра каждого процессора соединено двухсторонними СВЯЗЯМ.И с ВЫХОДНЫМ.И устройствам.и при оритетного выбора соседних процессоров, вы ход регистра приема через последовательно соединенны.е ключ, один ттравлякщий вход которого подключен к выходу регистра актив ности выходных данных, другой - к управляющему выходу вы.числительного устройства и втором.у ВХОДУ регистра активности входНЫ.Х данных, и коммутатор связей оператора соединен с информационным, входом вы.числительного устройства, выход которого соединен со входами регистров выдачи, активности выходных данных и результата логической операции, а через коммутатор связей оператора своего процессора и через коммутаторы связей оператора соседних процессоров - с вы.числительны.м.и устройствами соседних процессоров, выход регистра настройки оператора соединен с управляющим входом коммутатора связей оператора, выход регистра настройки связей выходов каждого процессора через ключ, управляющий вход которого подключен к выходу регистра активности выходных данных, соединен с соответствующим входом выходного устройства риоритетного выбора и с одним из управяющих входов ключа, через который выоды регистра выдачи и регистра резульата логической операции соединены соотетственно с входами регистра входной еременной и регистра признака результата огической операции, второй управляющий ход ключа соединен с выходом выходного стройства приоритетного выбора, вькоды реистров имени и признака режима каждого роцессора через ключ, управляющий вход коорого подкпю ен к выходу вы.ходного устройтва приоритетного выбора, соединены соответственно с Входами регистров имени входной переменной и признака управляющей информации, первьш вход регистра .активности выходных данных соединен с соответствуюим, управляющим, выходом, вычислительного устройства, второй вход - с выходом, выходного устройства приоритетного выбора, которое подключено двухсторонними связями к Выходным, устройствам, приоритетного выбора соседних процессоров, управляющие входы устройства сравнения, коммутатора связей оператора и вычислительного устройства каждого процессора подключены к соответствующим, выходам, блока форм.ирования команд, подключенного двухсторонними связям.и к устройству управления, управляющие входы, регистров адреса связей, признака модификации адреса связей, модификации адреса связей, настройки оператора, настройки связей выходов, им.ени, признака режим.а каждого процессора и вход выходного устройства приоритетного вы.бора процессора с наименьщи г. приоритетом, соединены с соответствующими выходами устройства управления, управляющий вход входного устройства приоритетного вьгбора процессора с наименьщим. приоритетом подключен к выходу регистра признака массива, выходы, входного и выходного устройств приоритетного выбора процессора с наименьщим приоритетом, соединены, с соответствующими входами устройства управления, входы регистров имени входной переменной, признака управляющей информации, признака результата логической операции, входной перем.енной и признака м.ассива через соответствующие ключи, управляющие входы которых подключены, к зотравляющему ВЫ.ХОДУ устройства управления, соединены, с инфор.-..,-«ионным, входом, системы. 4 1 f 50, , it