Устройство для вычисления сумм произведений Советский патент 1977 года по МПК G06F7/52 

1

Изобретение относится к области цифровой вычислительной техники.

По основному авт. св. 480077 известно устройство для вычисления сумм произведений, содержащее регистры множимого и множителя, cyMAiaiop и матрицу модулей, входы которой соединены с выходами регистров множимого и множителя, а выход-с первыми входами сумматора.

Время вычисления суммы k парных произведений п-разрядных чисел в этом устройстве может быть вычислено по формуле:

2 + z + зап) (т, + т., + т,),

где tb - время прохождения сигнала через

вентиль,

s -время суммирования на одноразрядном модуле,

зап - время запоминания суммы и переноса на одноразрядном модуле

(зaп л: Г i; ),

/П -количество тактов, необходимых для умножения и суммирования k пар чисел (mi k),

ma - количество тактов, затрачиваемых на умножение и суммирование 2п пар нулевых значений множимого и множителя (m-i 2n),

гпз - количество тактов, необходимых для суммирования переносов, возникающих в сумматоре 4 ( k + п-

-1)

р - основание системы счисления. Основным недостатком этого устройства является узкий класс решаемых задач, поскольку устройство предназначено для вычисления сумм произведений только положительных чисел. В ряде практических задач, в частности при решении системы линейных алгебраических уравнений, возникает необходимость в перемнол ении матрицы, элементы которых- числа с различными знаками.

Целью изобретения является расширение класса решаемых задач.

Это достигается тем, что в предлагаемое устройство введены блоки элементов И и элемент ИоТИ, причем информационные входы первого блока элементов И соединены с инверсными выходами регистра множимого,

а выходы - со вторыми входами сумматора, информационные входы второго блока элементов И соединены с инверсными выходами регистра множителя, а выходы - с третьими входами сумматора, выходы разрядов

знаков регистра множимого и множителя соединены соответственно с первым входом элемента ИЛИ и управляющим входом второго блока элементов И и со вторым входом элемента ИЛИ и управляющим входом первого

блока элементов И, выход элемента ИЛИ

подключен ко входу знакового и донолнительных разрядов сумматора.

На чертел- е показана схема предлагаемого устройства.

Устройство содержит регистр множимого 1, регистр множителя 2, матрицу модулей 3, сумматор 4, первый блок элементов И 5, второй блок элементов И 6 и элемент ИЛИ 7. Сумматор 4 содержит п основных, ogpk дополнительных и знаковый разряды. Первые и вторые входы матрицы модулей 3 подсоединены соответственно к прямым выходам регистров множимого 1 и множителя 2, а выход - к первым входам сумматора 4. Выходы первого и второго блоков элементов И 5 и 6 соединены со вторыми и третьими входами сумматора 4, а входы - соответственно с инверсными выходами регистров множимого

1 и множителя 2. Входы элемента ИЛИ 7 подключены к выходам разрядов знаков регистров множимого 1 и множителя 2, а выход ко входу знакового и дополнительных разрядов сумматора 4.

Устройство работает следующим образом.

В качестве модулей в матрице 3 могут быть использованы одноразрядные трехвхоДовые сумматоры с запоминанием суммы и переноса, имеющие на одном из входов одноразрядную схему умножения.

Каждый такт в регистры множимого 1 и множителя 2 поступает очередная пара чисел, заданная в дополнительном коде. В зависимости от знаков множимого и множителя необходима корректировка результата, в соответствии с нижеприведенными формулами (а - множимое, b - множитель):

Корректировка результата происходит в сумматоре 4 через первый и второй блоки элементов И 5 и 6 под управлением знаков множимого и множителя.

Во втором и третьем случае на сумматор 4 подаются проинвертированные коды множимого и множителя, а в знаковый, дополнительные и младший разряды сумматора 4 добавляются единицы.

В четвертом случае, кроме подачи на сумматор 4 проипвертированных кодов множимого и множителя и добавления в младший разряд сумматора 4 двух единиц, необходимо вычесть единицу из младшего дополнительного разряда сумматора 4. Это осуществляется также подачей единиц на входы знакового и дополпительных разрядов сумматора 4. Дополнительные разряды в сумматоре 4 введены на случай переполнения результата, который получается на выходах 8 и 9в дополнительном коде.

Время получения суммы /г произведений равно (k + mi + mz+l тактов, где mi равно 2п нулевых тактов для выхода результата из матрицы модулей 3, н mz равно (n-}-L) тактов

для суммирования переносов в сумматоре 4 (L - число дополнительных разрядов).

Работа устройства иллюстрируется примером вычисления величины с Е a,-bj для:

ai -0,,010;

02 0,5 0,100;

«3 -0,,100;

а4 -0,,100;

&, +0,75 0,ПО;

2 -0,,010;

6з 0,5 0,100;

,,110;

,,01111.

Последовательность переработки информации в устройстве для этого примера предста.влена в таблице.

Результат вычи-слений в дополнительном коде содержится на выходах 8 и 9 : , 0,1111.

Технико-экономический эффект изобретения состоит в том, что значительно расширился класс решаемых на нем задач, поскольку устройство позволяет вычислять сумму произведений как положительных, так и отрицательных (нредставленных в дополнительном коде) сомножителей, что является необходимой операцией в ряде практических задач.

Формула изобретения

Устройство для вычисления сумм произведений по авт. св. 480077, отличающееся тем, что, с целью расширения класса решаемых задач, устройство содержит блоки элементов И и элемент ИЛИ, причем информационные входы первого блока элементов И соединены с инверсными выходами регистра

множимого, а выходы - со вторыми входами сумматора, информационные входы второго блока элементов И соединены с инверсными выходами регистра мнол-сителя, а выходы - с третьими входами сумматора, выходы разрядов знаков регистра множимого и множителя соединены соответственно с первым входом элемента ИЛИ и управляюшим входом второго блока элементов И и со втооым входом элемента ИЛИ и управляющим входом первого блока элементов И, выход элемента

ИЛИ подключен ко входу знакового и дополнительных разрядов сумматора.