Устройство цикловой синхронизации Советский патент 1977 года по МПК H04L7/04 

Изобретение относится к передаче дискретной информации и может использоваться при построении аппаратуры передачи дан ных; Известно устройство цикловой синхрониааыии,,содержащее последовательно соединенные ключ, к первому входу которого подключен первый вход блока сравнения, ко второму входу ключа подключен первый выход регистра сдвига, к третьему входу клю ча подключен выход счетчика числа совпадений, к четвертому входу ключа подключен выход первого элемента И, регистр сдвига, дешифратор и первый элемент И, ко втор1 му входу которого подключен выход тригге ра, к первому входу которого подключен виход первого элемента И, а ко второму входу триггера подключен через счетчик совпадений выход блока сравнения, ко второму входу которого подключен первый выход регистра сдвига ij. Однако известное устройство обладает недостаточной точностью цикловой синхронизации. Цель изобретения - повышение точности цикловой синхронизации. Это достигается тем, что в устройство цикловой синхронизашш, содержащее последовательно соединенные ключ, к первому входу которого подключен первый вход блока сравнения, к второму входу ключа подключен первый выход регистра сдвига, к третьему входу ключа подключен выход счетчика числа совпадений, к четвертому входу ключа подключен выход первого элемента И, регистр сдвигс, дешифратор и первый элемент И, к второму входу которого подключен выход триггера, к первому входу которого подключен выход первого элемента И, а к второму входу триггера подключен через счетчик числа совпадений выход блока сравнения, к второму входу которого подключен первый выход регистра сдвига, введены второй элемент И, декодер и блок памяти состояния декодера, при этом, выход декодера подключен через блок памяти состояния декодера к первому входу второго элемента И, к второму входу которого подключен выход первого элемента И, а вход декодера подключен к первому входу блока сравнения На чертеже изображена структурная электрическая схема предложенного устройства. Устройство содержит последовательно соединенные ключ 1, к первому входу которого подключен первый вход блока 2 срав нения, к второму входу ключа 1 подключен первый выход регистра 3 сдвнга, к треть р му входу ключа 1 подключен выход счетчика 4 числа совпадений, к четвертому входу ключа 1 подключен выход первого элемента И 8, регистр сдвига 3, дешифратор 6. Ко второму входу первого элемента И 5 подключен выход триггера 7, к первому входу которого подключен выход первого элемента И 5, а к второму входу триггера 7 подключен через счетчик 4 числа совпадений выход блока 2 сравнения, к второму входу которого подключен первый выход регистра сдви га 3. Устройство содержит также второй эл мент И 8, декодер 9 и блок 1О памяти сос тояния декодера, при этом выход декодера подключен через блок 1О памяти к первому входу второго элемента И 8, к второму вхо ду которого подключен выход первого элемента И 5, а вход декодера 9 подключен к первому входу блока сравнения 2. Устройство работает следующим образом. Информация, принимаемая из канала связи, по входу поступает на блок 2 сравнения и через ключ 1 - на регистр сдвига 3., Количество поразрядных совпадений эталонной и принимаемой комбинации по/ рчитывается счетчиком 4 числа совпадений. . i В случае неудовлетворения хотя бы одной проверки счетчик 4 числа совпадений автоматически сбрасывается до нуля, и анализ начинается сначала. При наличии подряд К-кратного совпадения счетчик 4 числа сов падений переводит регистр сдвига 3 через ключ 1 на автономную работу1 замыкая обратную свяЗь регистра, и одновременно отключается поступление входной информационной последовательност на регистр сдвига 3. Выделение фазирующего сигнала дешифратором 6 происходит при достижении комбинации на регистре сдвига 3 окончания фазового пуска. Фазирующий сигнал с ратора : 6 через первый элемент И 5 при наличии сигнала с триггера 7, который взво дится счетчиком 4 числа совпадений, поступает на ключ 1, размывая обратную связь регистра сдвига 3 и подключая на вход регистра входную информацию, а также сбрасывает триггер 7 в исходное положение. Фазирующий сигнал с выхода первого элеме та И 5 поступает на второй элемент И 8. Информация со входа поступает также на декодер 9, который выполняется по иэвестным схемам.-кодирования. Так как- при передаче информации синхронизирующая последовательность не кодируется, то на приеме декодер 9 при выделении истинной посылки синхронизации ; сегда вьщает сигнал о неправильно принятой кодовой комбинации, который через блок 1О памяти состояния декодера выдаст разрешение второму элементу И 8 на прохождение посылки синхрониаации на выход устройства. Если фазирующая комбинация была выделена из информационной, то на выходе декодера 9 выделится сигнал с правильно принятой кодовой комбинации (прохождение по коду, так как на передаче кодовые комбинации кодируются), который через блок памяти 1О состояния декодера запрещает второму элементу И 8 прохождение выделенной посылки синхронизации на выход устройства, чем исключает ее выделение из передаваемой информации, Использование второго элемента совпадения, декодера и блока памяти состояния декодера с соответствующими связями вы Годно отличает устройство цикловой синхронк- зации от известного устройства, так как ве роятность выделения синхронизирующей последовательности из инофмационной уменьшается до нуля. В результате повыщается точность цикловой синхронизации за счет устранения сбоев, от случайного вьщеления синхронизирующей последовательности из информационной, что приводит к увеличению пропускной способности канала связи и не накладывает ограничение на передаваемую информацию. Формула изобретения Устройство дккловой синхронизации, содержащее последовательно соединенные ключ, к первому входу которого подключен первый вход блока сравнения, к второму входу ключа подключен первый выход регистра сдвига, к третьему входу ключа подключен выход счетчика числа совпадений, к четвертому входу ключа подключен выход первого элемента И, регистр сдвига, дешифратор и первый элемент И, к второму входу которого подключен выход триггера, к первому входу которого подключен выход первого элемента И, а к второму входу триггера подключен через счетчик числа совпадений выход блока сравнения, к второму входу которого подключен первый выход регистра сдвига, отличающееся тем, что, с целью повышения точности цикловой син- . хронизации, введены второй элемент И, де-

кодер и блок памяти состояния декодера, при этом, выход декодера подключен через блок памяти состояния декодера к первому входу второго элемента И, к второму входу которого подключен выход первого элемента И, а вход декодера i подключен к ИВр вому входу блока сравнения.

Источники Информации, принятые во внимание при экспертизе:

1. Хомич И. Ф, Рекуррентные способы синхрониаашга бинарных сообщений Вопросы радиоэлектроники, 1967, сер. ТПС, вып. 2, с. 4О.