Приемное устройство цикловой синхронизации Советский патент 1977 года по МПК H04L7/08 

,1

Изобретение относится к технике связи и может использоваться в цифровых системах связи в качестве устройства цикловой синхронизации с непрерывным последовательным анализом принимаемой информации.

Известно приемное устройство цикловой синхронизации с непрерывным последовательным анализом принимаемой информации. Принцип действия такого приемника основан на параллельном сравнении информации, разных циклов передачи, включая символы синхросигнала 1.

Паиболее близким техническим решением к предлагаемому является приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, первый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключевого блока, причем первые входы ключевого блока и триггера управления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к первому входу блока выделения фазирующего импульса, выход которого через второй элемент ИЛИ подключен к второму входу триггера управления, а к установочному входу регистра сдвига непосредственно, а также дешифратор комбинаций с одной единицей и дешифратор нулевых комбинаций.

К входам которых подключены выходы соответствующих разрядов регистра сдвига 2.

Однако известные устройства сложны из-за большого объема памяти в регистре сдвига, так как длина регистра сдвига равна числу разрядов в одном цикле передачи.

Пель изобретения - упрощение устройства п}тем сокращения числа разрядов в регистре сдвига.

Для этого в предлагаемое приемное устройство цикловой синхронизации введены стробирующий блок, делитель частоты, блок изменения периода деления и счетчик комбинаций, при этом к первому входу ключевого блока подключен выход стробирующего блока, к управляющему входу которого подключен выход дешифратора нулевых комбинаций через последовательно соединенные блок изменения периода деления и делитель частоты, а выход дешифратора комбинаций с одной единицей через счетчик комбинаций подключен к второму входу блока выделения фазирующего импульса ц к второму входу второго элемента ИЛИ.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Приемное устройство цикловой синхронизации содержит последовательно соединенные ключевой блок 1, первый элемент ИЛИ 2, регистр 3 сдвига и триггер 4 управления, выход

которого подключен к второму входу ключевого блока 1, причем первые входы ключевого блока 1 и триггера 4 управления соединены с соответствующими входами блока 5 логического умножения, выход которого подключен к второму входу первого элемента ИЛИ 2 и к первому входу блока 6 выделения фазирующего импульса, выход которого через второй элемент ИЛИ 7 подключен к второму входу триггера 4 зправления, а к установочному входу регистра 3 сдвига непосредственно, а также дещифратор 8 комбинаций с одной единицей и дешифратор 9 нулевых комбинаций, к входам которых подключены выходы соответствующих разрядов регистра 3 сдвига, стробирующий блок 10, делитель 11 частоты, блок 12 изменения периода деления и счетчик 13 комбинаций, при этом к первому входу ключевого блока 1 подключен выход стробирующего блока 10, к управляющем) входу которого подключен выход дешифратора 9 нулевых комбинаций через последовательно соединенные блок 12 изменения периода деления и делитель 11 частоты, а выход дешифратора 8 комбинаций с одной единицей через счетчик 13 комбинаций подключен к второму входу блока 6 выделения фазирующего импульса и к второму входу второго элемента ИЛИ 7.

Приемпое устройство цикловой синхронизации работает следующим образом.

Делитель 11 частоты принимаемого сигнала с коэффициентом делеиия, равным числу разделяемых цифровых потоков, формирует из поступающей на его вход тактовой частоты стробирующие импульсы, которые с иомощью стробнруюп1,его блока 10 выделяют из поступающего на вход информационного сигнала посылки, иринадлежащие одному из цифровых потоков. Эти посылки, пройдя через ключевой блок 1 и элемент ИЛИ 2, иоступают в регистр 3 сдвига, число ячеек которого равно отпошению числа посылок в одиом цикле передачи к числу разделяемых потоков. Когда первый двоичный разряд исследуемого цифрового потока, иесущий «1, иоявится на выходе последней ячейки регистра 3 сдвига, триггер 4 управления переключается и ключеi3oi( блок 1 црекраш,ает пропускать посылки разделенпого цифрового потока в регистр сдвига. С этого момента начинает работать блок 5 логического умножения, выходные импульсы которого также записываются в регистр сдвига. Если исследуемая ветвь не со.(.ержпт посылок синхронизирующего сигнала, то дешифратор 9 нулевых комбинаций регистра сдвига выделяет сигнал, который подгоTOiinT через элемент ИЛИ 7 и триггер 4 уиравлепия ключевой блок 1. Одновременно этот же сигнал с выхода дешифратора нулевых ко-мбинаций регистра сдвига через блок 12 изменения периода деления сдвинет на один тактовый интервал выделяемую иоследовательиость делителя тактовых импульсов, котооая будет выделять с помощью стробирующего блока 10 очередной цифровой поток. Однако имеется вероятность того, что при ИССЛР довании цифрового потока, ие содержащего синхросигнала, в регистре 3 сдвига останется одна единичная посылка, не принадлежащая синхросигналу. Для уменьщения вероятности ложного фазирования распределителя последовательно с дешифратором 8 комбинаций с одной единицей включается счетчик 13 комбинаций с одной единицей. Если до тех цор, пока счетчик комбииаций ие превысит своего порогового значения сработает дешифратор 9 нулевых комбинаций, ироизойдет изменение темиа счета делителя частоты 11 и процесс

поиска синхросигнала начнется с очередной цифровой ветви.

Такое изменение темиа счета происходит до тех пор, пока исследованию не подвергнется цифровой иоток, содержаший в себе сиихросигнал. При этом, когда в регистре 3 сдвига останется одна единичная посылка, иринадлежащая синхросигиалу, сработает дешифратор 8 комбинации с одной единицей и после последовательного повторения этой комбииацни некоторое число раз, при котором будет превышен порог счетчика 13 комбинаций, блок выделения фазирующего импульса формирует выходной импульс, устанавливаюший регистр сдвига в пулевое состояние, триггер управления в исходное состояние и фазирует расиределитель приемной аппаратуры.

Формула изобретен и я

Приемное устройство цикловой синхронизации, содержащее последовательно соединенные ключевой блок, нервый элемент ИЛИ, регистр сдвига и триггер управления, выход которого подключен к второму входу ключевого блока, причем первые входы ключевого блока и триггера уиравления соединены с соответствующими входами блока логического умножения, выход которого подключен к второму входу первого элемента ИЛИ и к перBOAiy входу блока выделения фазирующего имиульса, выход которого через второй элемент ИЛИ нодключеи к второму входу триггера управления, а к усгановочному входу регистра сдвига непосредственно, а также дешифратор комбинаций с одной единицей и дешифратор нулевых комбинаций, к входам которых подключены выходы соответствующих разрядов регистра сдвига, отличаюnj, е е с я тем, что, с целью упроп,ения устройства путем сокращения числа разрядов в регистре сдвига, стробирующий блок, делитель частоты, блок измеиепия периода деления и счетчик комбинаций, при этом к первому входу ключевого блока иодключеи выход

строб рующего блока, к управляющему входу которого подключен выход депшфратора нулевых комбинаций через иоследовательно соединенные блок изменения периода деления и делитель частоты, а выход дешифратора комбипаций с одной единнп.ей через счетчик комбинаций подключен к второму входу блока выделения фазирующего импульса и к второму входу второго элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1.Патент США № 3588703, кл. 325-58, опубл. 1971.

2.Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений. М.,

«Связь, 1972, с. 152-158.