Постоянное запоминающее устройство Советский патент 1979 года по МПК G11C17/00 

Изобретение относится к области вычислительной техники, а именно к запоминающим устройствам (ЗУ).

Известны постоянные ЗУ, содержащие числовые блоки с большим числом элементов связи либо с большим числом ирошктых сердечников, характеризующиеся большой потребляемой мощностью, неравномерностью нагрузки на адресные шины и низкой надежностью 1.

Наиболее близким техническим решением является постоянное запоминающее устройство, содержащее дешифратор адреса, соединенный с адресными шинами накопителя, и первый блок инвертирования чисел, выходы которого соединены с выходами устройства 2.

Недостаток известных устройств - большое число элементов связи, используемых при реализации накопителя и дешифратора, большая разрядность числового блока и низкая надежность устройства.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что оно содержит второй блок инвертирования чисел, входы которого соединены с разрядными шинами накопителя, а выходы - со входами первого блока инвертирования чисел, а также тем, что оно содержит дополнительный блок памяти, входы которого подключены к дешифратору адреса, а выходы -

к управляющим входам второго блока инвертирования чисел, а также тем, что второй блок инвертирования чисел содержит сумматоры по модулю два и узел управления, выходы ко1-орого соединены со входами сумматоров по модулю два, другие вхОды которых соединены со входами блока, выходы их - с выходами блока, а входы узла управления соединены с управляющими входами блока, а также тем, что второй блок инвертирования чисел содержит коммутатор,

инверторы, элементы ИЛИ и узе управления, Ълход которого соединен с управляющим входом коммутатора, входы которого соединены со входами блока, а выходы - непосредственно и через инверторы подключены ко входам соответствующих элементов ИЛИ, выходы которых соединены с выводами блока, а входы узла управления соединены с управляющими входами блока. На фиг. представлена блок-схема постоянного запоминающего устройства; на фиг. 2 и 3 - варианты выполнения второго блока инвертирования чисел и блок-схемы устройства. Постоянное запоминающее устройство содержит дешифратор адреса I, выходы которого подключены к адресным шинам 2 иакопителя 3, который соединен с запоминающими элементами 4 и управляющим элементом 5 накопителя 3 с помощью элементов связи 6. Разрядные щины накопителя 3 подключены ко входам второго блока 7 инвертирования чисел (по столбцам), содержащего сумматоры 8 по модулю два и узел управления 9, состоящий, например, из ячеек памяти, и соединенный с одним из входов сумматоров 8 по модулю два, другие входы которых соединены со входами блока 7, выходы - с его выходами. Выходы блока 7 подключены ко входам первого блока 10 инвертирования чисел {по строкам), выходы которого подключены к выходам ЗУ. Второй блок 7 инвертирования чисел (фиг. 2) содержит коммутатор 11, к управляющим входам которого подключены выходы узла управления 12, а остальные входы - ко входам блока, соединеины.м с выходами накопителя, входы узла управления подключены к управляющим входам блока. Выходы коммутатора непосредственно и через инверторы 13 подключены ко входам группы элементов ИЛИ 14, выходы которых соединены с выходами блока 10. Второй блок 7 инвертирования чисел (фиг. 3) может быть выполнен в виде сумматоров 15 по модулю два, к первым входам которых подключены выходы накопителя 3, а ко вторым -- выход дополнительного блока памяти 16, ко входам которого через дешифратор 17 групп по столбцам подключена часть входов дещифратора адреса 1. Выходы второго блока 7 инвертирования чисел подключены ко входам первого блока 10 инвертирования чисел. Запись информации в накопитель 3 осуществляеТся с помощью элементов связи б, соединяющих адресные щины дещифратора I с разрядными щинами (запоминающими элементами 4 н управляющим элементом 5) в тех местах, где необходимо записать логическую «I. Устройство но фиг. 1 работает следующим образом. При возбуждении одной из адресных щин дещифратора I иа выходе накопителя 3 получается трансформированный код числа, соответствующего данному адресу, который поступает на .входы блока инвертирования чисел 7. В блоке 7 инвертируются те разряды, которые принадлежат столбцам, хранящимся в обратном коде в накопителе 3. Полученный код с выходов блока 7 инвертируется в блоке 10, если значение на выходе управляющего элемента 5 после прохождения через блок 7 равно логической «U, или не инвертируется, если значение на выходе управляющего элемента 5 равно логическому «О. Значения дополнительных разрядов по столбцам хранятся Б узле управления 9 (коды инвертирования по столбцам) и они управляют сумматорами 8 блока 7. Если значение i-ro дополнительного разряда по столбцам равно логической «1, то на выходе i-ro сумматора 8 получаем при чтении инвертированное значение i-ro столбца. Более гибко можно трансформировать информацию при записи, если инвертировать не полностью строки и столбцы накопителя, а группы разрядов (фиг. 2). При этом значения информационных разрядов записываются в запоминающие элементы 4, а значения дополнительных разрядов по строкам - в управляющие элементы 5, число которых зависит от числа групп. В зависимости от значений дополнительных разрядов по столбцам устанавливаются инверторы 13, число которых равно числу групп по столбцам. Инверторы 13 устанавливаются в те позиции, для которых дополнительные разряды по столбцам равны единице. Например, в одну группу можно отнести все числа, старший разряд кодов адресов которых равен «О, а во вторую - числа, старщий разряд кодов адресов которых равен «1. Для конкретной информации, которую предстоит записать в матрицу Постоянного ЗУ, следует выбирать метод, который позволяет сократить число элементов связи 6. В зависимости от способа разбиения по столбцам подключают управляющие входы узла управления 9. Блок 7 работает следующим образом. Узел управления 9, в зависимости от адреса считываемого слова, определяет группу по столбцам, в которую входит это слово и возбуждает соответствующий управляющий вход коммутатора 11, который осуществляет подключение накопителя 3 к инверторам 13, соответствующим данной группе столбцов, причем инвертируются значения тех разрядов, которые входят в столбцы, коды которых хранятся в обратном коде. С выходов элементов 14 получаем необходимый код. При выполнении блоков постоянного запоминающего .устройства в соответствии с фиг. 3 в сумматорах 15 по модулю два блока 7 инвертируются значения тех разрядов кода, считанного из накопителя 3, для которых значения соответствующих им разрядов корректирующего кода групп по столбцам равны «1, а в сумматорах по модулю в блоке 10 инвертируются те группы разрядов, для которых значения соответствующих им уЛравляющих элементов после прохождения через сумматоры по модулю два 15 равны «Ь. Дополнительный блок памяти 16 подключается в зависимости от используемого разбиения столбцов на группы и в зависимости от адреса возбуждается один из выходов дешифратора адреса I и один из выходов дешифратора 17 групп по столбцам, тогда на выходах дополнительного блока памяти 16 получаем корректирующий код для этой группы столбцов, в которую входит число. Таким образом, в за1юминаю1дем устройстве информация может быть закодирована записью обратных кодов тех столбцов или строк (группы разрядов), в которые входят дефекты, чтобы эги дефекты не оказывали влияния, то есть повышается надежность устройства. Формула изобретения . Постоянное запоминающее устройство, содержащее дешифратор адреса, соединенный с адресными шинами накопителя, и первый блок инвертирования чисел, выходы которого соединены с выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит второй блок инвертирования чисел, входы которого соединены с разрядными шинами накопителя, а выходы - со входами первого блока инвертироваиия чисел. 2. Устройство по п. , отличающееся тем, что оно содержит дополнительный блок памяти, входы которого подключены к дешифратору адреса, а выходы - к управляющим t t It S 3 L tffiU входам второго блока, ннвертирования чисел. 3.Устройство по п. I, отличающееся тем, что второй блок инвертирования чисел содержит сумматоры по модулю два и узел управления, выходы которого соединены с одними входами сумматоров по модулю два, другие входы которых соединены со входами блока, выходы их - с выходами блока, а входы узла управления соединены с управляющими входами блока. 4.Устройство по п. I, отличающееся тем, что второй блок инвертирования чисел содержит коммутатор, инверторы, элементы ИЛИ и узел управления, выход которого соединен с управляющим входом коммутатора, входы которого соединены со входами блока, а выходы - непосредственно и черезинверторы подк 1ючены ко входам соответствующих элементов ИЛИ, выходы которых соединены с выходами блока, а входы узла управления соединены с управляющими входами блока. Источники информации, принятые во внимание при экспертизе: 1.Запоминающие устройства. Сб. статей под ред. Крайзмера Л. П., вып. 4, Л., «Энергия, 1974, с. 89. 2.Авторское свидетельство СССР № 376808, кл. G П С 17/00, 1973. t t it S« t t S iiil Z JjLti ШШ;:.й 11,1 г 1jrlrv--t