Динамическое полупроводниковое запоминающее устройство Советский патент 1983 года по МПК G11C7/00 G11C11/403 

Изобретение относится к вычислительной технике, а именно к запокшна ющим устройствам электронных вычисли тельных машин. Известно динамическое полупроводниковое запоминающее устройство, содержащее счетчик адресов регенерации связанный с блоком ущ)авления и блоком коммутации, выходы которого соединены с накопителем информации, а входы подключены к процессору и блоку управления, который соединен, в свою очередь, с процессором и накопителем информации lj. Недостатком данного устройства яв ляется то,что регенерация в нем про изводится одновременно по текущему адресу строки матриц БИС ЗУ всего объема памяти и осуществляется пОследовательно по адресам соседних строк матриц БИС ЗУ в течение короткого интервала времени, что приводит к понижению помехоустойчивости и надежности работы устройства. Также известно динамическое полупроводниковое запоминающее устройство, содержащее наполнитель информации, блоки управления и коммутации и счетчик адресов регенерации 2/}. Регенерация в нем распределена во времени и осуществляется последовательно по частям объема памяти. Однако недостатком этого устройства является то, что регенерация информации в нем осуществляется по. час тям: образованными группами динамических БИС ЗУ всех/модулей памяти, одновременно по всей глубине бъема памяти и последовательно от части к части. Это также вызывает неравномерные пиковые нагрузки внутри каждого модуля памяти и приводит к ухудшению помехоустойчивости и снижению надежностй работы устройства. Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство динамической полупроводниковой памяти, содержсццее накопительинформации, управляющие входы, которого подключены к выходам блока управления, адресные входы - к выходам дешифраторов, а информационные входы - к информационным шинам, при этом входы дешифраторов соединены с вьйсодами коммутаторов, одни входы которых подключены к выходам адресного счетчика регенерации, вторые входы соединены с адресными шинами, а управляющие входы коммутаторов связаны с выходами блока управ ления Недостатками данного устройства являются невысокая помехоустойчивость и пониженная надежность работы вследствие осуществления регенерации .последовательно.по всем БИС ЗУ стро а за строкой в соответствии с текущими значениями счетчика адресов регенерации. Цель изобретения - повышение помехоустойчивости и надежности работы устройства. Указанная цель достигается тем, что в динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которо го соединены соответственно с шинамм записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходы - с управляющим входом накопителя, состоящего из матриц модулей на микросхемах БИС ЗУ и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен с входом счетчика адресов регенерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей соединены соответственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя соединена с группой инфор мационных шин устройства, первая группа управляющих входов - с первой младшей группой адресных входов устройства, вторая группа управляющих входов - с группой выходов первого коммутатора, первая группа вхоДов которого соединена с второй младшей группой адресных входов устройства, и дешифратор, введены третий комму-татор и первый, второй и третий дополнительные дешифраторы, а количест во групп разрядов счетчика адресов регенерации соответствует числу уров ней матриц и модулей накопителя, при чем выходы младшей и средней группы разрядов счетчика адресов регенераци подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора, .при этом средняя и ст.аршая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второ го и третьего коммутаторов, группы выходов которых соединены соответственно с третьей и четвертой группами входов накопителя. При этом третий коммутатор содержит две группы элеентов И, группу элементов ИЛИ и ин- ертор, вход которого соединен с упавляющим входом третьего коммутато- а и первыми входами элементов И первой группы, вторые входы которых одключены соответственно к второй группе входов третьего коммутатора, а выходы - к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коммутатора, а вторые в.ходы первых элементов ИЛИ, число которых .а равно числу элементов И второй группы, соединены соответственно с вторыми входами каждого последующего элемента ИЛИ и с выходами элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы - соответственно с первой группой входов третьего коммутатора. На фиг.1 приведена структурная схема предлагаемого устройства) на фиг.2 - функциональная схема третьего коммутатора. Динамическое полупроводниковое запоминающее устройство содержит счетчик 1 адресов регенерации, состоящий из младшей, средней и старшей групп 2, 3 и 4 разрядов, формирователь 5 управляющих сигналов, первый, второй и третий формирователи б, 7 и 8, дешифратор 9, первый, второй и третий дополнительные дешифраторы 10 j 11 и 12, первый, второй и третий коммутаторы 13, 14 и 15, накопитель 16 из матриц и модулей на микросхемах ШС ЗУ процессор 17, формирующий все управляющие и информационные сигналы для динамического полупроводникового запоминающего устройства. Третий коммутатор содержит первую группу 18 элементов И 19, вторую группу 20 элементов И 21, rjpynny 22 элементов ИЛИ 23 и инвертор 24. Устройство может работать в двух режимах: ОБРАЩЕНИЕ и РЕГЕНЕРАЦИЯ. В режиме ОБРАЩЕНИЕ сигнал записи или чтения поступает на вход записичтения устройства, сигнал запроса на обращение - на вход запроса на обращение устройства, а адфес - на первую и втору- младшие, среднюю и старшую группы адресных входов устройства. При этом во время записи на группу информационных входов устройства поступает информация для записи в накопитель 16, а во время считывания на информационные входы устройства поступает информация из накопителя 16. Работа устройства как в режиме ОБРАЩЕНИЕ, так и в режиме РЕГЕНЕРАЦИЯ синхронизируется с помощью синхроимпуль-. сов, поступающих на соответствующий вход устройства. Все управляющие сигналы поступают с входов устройствана первый, второй и третий входы формирователя 5 управляющих сигналов.

который формирует в режиме ОБРАЩЕЙЖ сигнал записи или считывания на управляющем входе накопителя 16 и запускает первый и второй формирователи 6 и. 7, последний из которых открывает по первому управляющему входу второй коммутатор 14. Первая младшая группа адреса записи или считывания какоголибо числа поступает непосредственно на первую группу управляющих входов накопителя 16, связанных с адресами столбцов микросхем БИС ЗУ. Вторая младшая группа ajgpeca записи или считывания поступает на первую группу входов, первого коммутатора 13, по выходам соединенного с второй груп- 15 пой управляющих входов накопителя 16, связанных с адресами строк микросхем |БИС ЗУ. Средняя группа адреса записи или считывания числа поступает через второй дополнительнЕлй дешифратор 20 11 на вторую группу входов второго коммутатора 14, по выходам соединенного с третьей группой управляющих входов накопителя 16, связанных с . .адресами выбора строки матрицы модуля 25 памяти.Старшая группа адреса записи или считывания поступает через третий дополнительный дешифратор 12 на вторую группу входов третьего коммутатора 15 по выходам соединенного с четвертой зо группой управляющих входов накопителя 16, связанных с адресами выбора строки матрицы накопителя информации. При этом на управляющие входы первого и третьего ко1 1мутаторов 13 и 15 с jg выхода первого формирователя 6 в режиме ОБРАЩЕНИЕ поступает такой уровень напряжения, который разрешает прохождение информации через KOMviyтаторы 13 и 15 с второй группы входов. Работа третьего коммутатора 15 по передаче информации на выход со стороны второй группы входов аналогична работе первого и второго коммутаторов 13 и 14. При поступлении, например, высокого уровня напряжения на управ- 45 ляющий вход третьего коммутатора 15 (фиг.2} по первым входам открыты элемааты И 19 первой группы 18, что обеспечивает прохождение информации с второй группы входов коммутатора 50 15 через элементы И 19- на входы элементов ИЛИ 23 группы 22 и далее на выходе коммутатора. Элементы И 21 второй группы 20 третьего коммутатора 15 в это время закрыты низким уров- 55 нем напряжения с выхода инвертора 24

Таким образом, в устройстве осуществляется дешифрация и запись или считывание какого либо числа, адрес которого поступает на адресные входн д устройства. .

Регенерация информации в накопителе 16 равномерно распределена внут-. ри максимально допустимого интервала 5

времени, соответствукндего максимальному времени сохранения информации в микросхемах БИС ЗУ, и осуществляется периодически при отсутствии сигнала запроса на обращение, либо сразу после отработки текущего запроса.на обращение. Анализ запросов на обращение и на регенерацию.(режим РЕГЕНЕ.РАЦИЯ) осуществляется в формироватеiле 5-управляющих сигналой. При этом, если в резуль.тате такого анализа раз решен цикл регенерации, первый формирователь 6 вырабатывает разрешающий сигнал на регенерацию, который поступает на вход счетчика 1 адресов регенерации, устанавливая его в состояние очередного теку1иэго адреса регенерации, и на Управляюи(ие входы первого и третьего коммутаторов 13 и

15,разрешая прохождение информации для первого из них со стороны второй группы входов, а для второго - со стороны первой группы входов.

Счетчик 1 адресов регенерации разрелен на. три группы разрядов по числу уровней системы матриц накопителя

16.Младшая группа 2 разрядов счетчика 1 адресов регенерации (например, два разряда для количества элементов И второй группы ц 4 третьего коммутатора), содержащая код адреса строки матрицы накопителя 16, через дешифратор 9 поступает на первую группу входов третьего коммутатора 15. Учитывая, что в режиме РЕГЕНЕРАЦИЯ третий коммутатор 15 открыт со стороны первой группы входов, на четвертую группу управляющих входов накопителя 16 с дешифратора 9 поступает соответствунлдий сигнал для выбора строки матрицы накопителя 16. Средняя группа 3 разрядовсчетчика 1 адресов регенерации, содержащая код адреса строки матрицы модуля накопителя 16, через первый дополнительный де11; ифратсф 10 поступает на первую группу входов второго коммутатора 14. Второй коммутатор 14 в режиме РЕГЕНЕРАЦИЯ от}фЫ7 по второму управляющему входу от третьего формирователя 8, что обеспечивает прохождение на выход второго коммутатора 14 информации с первой группы его вхядов. Следовательно,

на третью группу управляющих входов накопителя 16 для выбора матрицы строки модуля памяти сигнал поступает с выхода первого дополнительного дешифратора 10. .

Старшая группа 4 разрядов счетчика 1 адресов регенерации, содержащг1я код адреса строки микросхемы БИС ЗУ, поступает на вторую группу входов первого коммутатора 13. Учитывая,что в режиме РЕГЕНЕРАЦИЯ первый коммутатор 13 открыт со стороны второй группы входов, на вторую группу управляющих входов накопителя 16 поступает код со старшей группы 4 разрядов счетчика 1 адресов регенерации для выбора строки микросхемы БИС ЗУ/ Адрес столбца микросхемы БИС ЗУ в режиме РЕГЕНЕРАЦИЯ не формируется, так как регенерация в микросхемах БИС.ЗУ осуществляется по строкам. Очевидно, что сигналы адреса соотве тствующей строки на выходе второго и третьего коммутаторов 14 и 15 представлены в унитарном коде/( после соответствующих дешифраторов), а на выходе первого коммутатора - в позиционном коде. Таким образом, перебрр адресов регенерации происходит так,; что, например, первоначально регенерируется информация в ячейках памяти первой строки микросхемы БИС ЗУ первой строки матриидл модуля памяти первой строки матрицы накопителя 16. Затем.для регенерации выбираются ячейки памяти в первой строке микросхемы БИС ЗУ первой строки матрицы модуля памяти, но уже второй строки матрицы накопи геля 16 и т.д. : Кроме того, регенерация информации в предлагаемом устройстве осуществля ется одновременно по частям объема памяти, для чего в каждом цикле pere нерации адресация строк матрицы накопителя 16 происходит таким образом что выбирается одновременно сразу несколько строк. Это возможно за счет соответствующего подключения BHJtoflOB элементов И 21 второй группы 20 к вторым входам элементов ИЛИ 23 третьего коммутатора 15 ( как это показано, например, при п 4 на фиг.2) При-этом в одном цикле регенерации осуществляется выборка одновременно четырех строк матрицы накопителя 16 за счет присутствия на выходе тре: тьего коммутатора 15 сразу четырех сигналов.. . Применение изобретения по сравненик) с прототипом позволяет в режиме РЕГЕНЕРАЦИЯ значительно снизить пико вые нагрузки по питанию, а также повысить помехоустойчивость устройств а путем выполнения ре генерации, распределенной во времени и по объему накопителя. |.- , -. ОсуществленНИИ в устройстве перебор адресов регенерации,.полученный путем соответствующего подключения групп разрядов счетчика адресов реге нерации к системе матриц накопителя, позволяет значительно увеличить пери од между двумя последующими возбужде ниями строк в микросхемах БИС ЗУ, чт существенно облегчает их тепловой и энергетический режим и, следовательно, повышает надежную рабрту как мйК росхем БИС ЗУ, так и всего устройства в целом. Формула изобретения 1.Динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которого соединены соответственно с шинами записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходы с управляющим входом накопителя,состоящего ИЗ матриц модулей на микросхемах БИС ЗУ, и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен, с входом счетчика адресов регенерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей соединены соответственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя соединена с группой информационных шин устройства, первая группа управляющих входов - с первой младшей группой адресных входов устройства, вторая группа управляющих входов - с группой-выходов первого коммутатора, первая группа входов которого соединена свторой младшей группой адресных. входов устройства, и дешифратор, отличающееся тем, что, с целью повышения помехоустойчивости и надежности работы устройства, в него введены третий коммутатор и первый , второй и третий дополнительные дешифраторы, а количество групп разрядов счетчика адресов регенерации соответствует числу уровней матриц и модулей накопителя, причем выходы младшей и средней группы разрядов счетчика адресов регенерации подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора,при этом средняя и старшая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами в содов второго и третьего коммутаторов, группы выходов которых соедиенны соответственно с третьей и четвертой группами входов накопителя. 2.Устройство по п.1, отличающее с я тем, что третий коммутатор содержит две группы элементов и, группу элементов ИЛИ и инвертор, вход которого соединен с управляющим входом третьего коммутатора и первыми входами элементов И первой группы.

вторые входы которых подключены соответственно к второй группе входов третьего коммутатора, а выходы - к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего кок№1утатора, а вторые входы первых элементов Hjm, число которых к/ равно чисиу элементов И второй группы, соединены соответственно с вторыми входами каждого последующего элемента ИЛИ и выходами 0 элементов И второй группы, первые входы которых соединены с выходом

инвертора, а второе входы - соответственно с первой группой входов третьего коммутатора.

Источники информации, принятые во внимание при экспертизе

1.Патент США 4006468, кл. G 11 С 7/00, опублик. 1977.

2.Патент ФРГ 2543515, кл. G 11 С 7/00, опублик. 1977.

.3. Патент США 379б961, кл. G 11 С 11/24, опублик. 1974 (про ) .

фиг. 2