Изобретение относится к области вычислительной техники и может быть использовано при контроле передачи информации в наиболее важных трактах цифровых вычислительных машин. Известно устройство для контроля верности передачи цифровой информаци содержащее входной регистр, выходы которого подключены к первым входам блока задержки, вторые входы которог соединены с выходами сумматора по модулю два, выходы блока вычитания подключены к третьим входам блока задержки 1. Недостатком такого устройства является невозможность указания пози ции двойной ошибки и большей кратнос ти. Цель изобретения - повышение верности контроля путем обеспечения возможности определения позиции двой ной ошибки и большей кратности. Для этого в устройство для контро ля верности передачи цифровой информации, содержащее входной регистр, выходы которого подключены к первым входам блока задержки, вторые входы которого соединены с выходами сумматора по модулю два, выходы блока вычитания подключены к третьим входам блока задержки, введены блок вьщеления подмножеств Хемминга и блок определения контрольных сумм, при этом выходы входного регистра . подключены через блок выделения .подмножеств Хемминга ко входам сумматора по модулю два, выходы которого подключены через блок определения конт рольных сумм ко входам блока вычитания . На чертеже представлена структурная электрическая схема описываемого устройства. Устройство для контроля верности передачи цифровой информации содержит входной регистр 1, блок 2 выделения, подмножеств Хемминга, сумматор 3 по модулю два, блок 4 определения контрольных сумм, блок 5 вычитания и блок 6 Задержки. Входной регистр 1 служит для записи кода, который необходимо передать, предварительно закодировав. Он представляет собой п-разрядный двоичный регистр. Блок 2 выделения подмножеств Хемминга служит для образования множеств Е,, Е, Е, Ej ..., которые образуются из совокупности тех номеров, в двоичном изображении которых на 1-ом месте имеется . Он представляет собой . разрядный регистр, где к - количество информационных разрядов; г - количество проверочных разрядов; ц, целая часть. Количество разрядов определяется количеством проверочных разрядов. Сумматор 3 по модулю два является логическим элементом, реализующим функцию неравнозначности в подмножествах Хемминга: С-ФИ.О, где - контрольные разряды; 2. суммы в подмножествах Хемминга; ® - знак суммирования п6 модулю два. Блок 4 определения контрольных сумм служит для определения контроль ных сумм по модулю j в подмножествах Хемминга: .л,.. Полученные.результаты сумм, в по множествах умножаются на весовые функции двух выбранных модулей контроля CJ,| и С,2 ((V,S,,,V. ,,-, где - значение; функции веса i-po разряда по модулю с|, ; 2(S-i 2 Hiodq.2 - значение функции вес i-ro разряда по модулю . Блок 5 вычитания служит для сложе ния .полученных сумм, по модулю jf и И определения остатков г и г по ( и с., o-() 2o4E i2ei) o 4 zБлок б задержки осуществляет необходимую задержку выходного слова целью формирования выходного кода . Устройство работает следующим об разом. Во входной регистр 1 поступа 1 -разрядный двоичный код, который н обходимо передать. С выходного регистра 1 код посту пает на блок б задержки и на блок 2 выделения подмножеств Хемминга, ко торый обеспечивает выделение подмно жеств Хемминга Е , Е , . . . , с целью определения значений.контроль ных разрядов. С блока 2 выделения подмножеств Хемминга информация пост упает на сумматор 3 по модулю два, где происходит суммирование по модулю два в подмножествах Хемминга и определяются значения контрольных разрядов. С выхода сумматора- 3 конт рольные разряды поступают на блок 6 задержки, а также информационные и контрольные разряды поступают на бл 4 определения контрольных сумм. Бло 4 определения контрольных сумм осуществляет суммирование в подмножествах Хемминга контрольных и ин4формационных разрядов по модулю --j Juполученные суммы в подмножествах Хемминга умножаются на весовые функции двух модулей контроля. С выхода блока 4 определения контрольных сумм информация поступает на блок 5 вычитания. В блоке 5 вычитания происходит суммирование результатов и определение остатков по. модулям q, и 2 в полученных подмножествах Хемминга-. В качестве модулей q,, и q,, выбираются простые числа (t, с,,} . Это позволяет при декодировании однозначно указать одиночную ошибку, ее- ли результаты декодирования при использовании контрольных разрядов кода Хемминга и контрольных разрядов модульных преобразований совпадают, т.е. указывают на одну и ту же позицию кода. Если указанные позиции не совпадают, то, используя таблицу обнаружения ошибок по модуля-м q, q,2, определяют номера вероятных искаженных позиций (двойных и большей кратности) . Полученные значения остатков по модулям с . и с г2-пос-гупают на блок 6 задержки. С выхода блока 6 задержки формируется ,код, который содержит информационные символы, контрольные разряды по Хеммингу и контрольные разряды, полученные в результате определения вычета по модулям о,., и Таким образом, описанное устройство позволяет определить при декодировании вероятные искаженные по-, зиции двойной и больщей кратности Ошибки. Формула изобретения Устройство для контроля верности передачи цифровой информации, содержащее входной регистр, быходы которого подключены к первым входам блока задержки, вторые входы которого соединены с выходами .сумматора по модулю два, выходы блока вычитания Подключены к третьим ..входам блока задержки, отличающееся тем, что, с целью повышения верности контроля путем обеспечения возможности определения позиции двойной ошибки и большей кратности, введены блок выделения подмножеств Хемминга и блок определения контрольных сумм, при этом выходы входного регистра подключены через блок вьоделения подмножеств Хемминга ко входам сумматора по модулю два, выходы которого подключены через блок определения контрольных сумм ко входам блока вычитания. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР 488211, кл. G 01 F 11/12, 1974.
название | год | авторы | номер документа |
---|---|---|---|
Устройство для контроля постоянной памяти | 1979 |
|
SU824316A1 |
Устройство для контроля | 1981 |
|
SU1018121A1 |
Устройство для исправления ошибок | 1990 |
|
SU1783622A1 |
Запоминающее устройство с автономным контролем | 1980 |
|
SU942164A1 |
Устройство кодирования | 1989 |
|
SU1762412A1 |
Запоминающее устройство с самоконтролем | 1983 |
|
SU1100638A1 |
Запоминающее устройство с самоконтролем | 1986 |
|
SU1424060A1 |
Арифметическое устройство в системе остаточных классов | 1980 |
|
SU881745A1 |
Устройство для перестановочного декодирования циклических кодов | 1973 |
|
SU552716A1 |
Устройство для обнаружения ошибок в кодовой последовательности | 1989 |
|
SU1780191A1 |
Авторы
Даты
1979-04-05—Публикация
1975-11-24—Подача