Запоминающее устройство с самоконтролем Советский патент 1988 года по МПК G11C29/00 

(puei

которых 2-2 ЯВ.ЯЯЮТСЯ рабочими и . хранят 1 рабочих разрядов и К контрольных разрядов, а сегмент сум- хранит информацию, являющуюся поразрядной суммой по модулю два информации, хранящейся в остальных сегментах по совпадающим адресам, дополнительный накопитель 3, регистр адреса А, дешифратор 5, группу 6 сумматоров

по модулю два, группу 7 блоков контроля четности, блок 8 сравнения, регистр данных 9,блок свертки 10,регистр ошибки И, блок 12 управления, первый 13 и второй 14 элементы И, первый 15, второй 16 и третий 17 элементы задержки, триггер 18 готовности, первый 28 и второй 29 элементы ИЛИ. 4 ил., 2 табл.

Изобретение относится к вычислительной технике и предназначено для нспольэования в постоянных запоминающих устройствах. Цель изобретения - повьяпение достоверности контроля постоянного запоминающего устройства. Устройство содержит накопитель I, разделенный на N + 1 сегментов, кз i (Л 4;а to

1

Изобретение относится к вычислительной технике и предназначено для использования в постоянных запоминающих устройствах.

Цель изобретения - повьппение достоверности контроля постоянного запоминающего устройства за счет обнаружения ошибок в нескольких сегментах памяти.

На фиг.1 приведена структурная схема предлагаемого устройства; на .2 - временШ)1е диаграммы его работы; на фиг.З - принципиальная схема блока свертки по модулю два; на фиг.4 - то же, блока сравнения.

Устройство содержит накопитель 1, разделенньй на N + I сегментов, из которых сегменты 2 -2 являются рабо- чими и хранят 1 рабочих разрядов и К контрольных разрядов, необходимых для обнаружения ошибок, а сегмент суммы хранит информацию, являющуюся поразрядной суммой по модулю два информации, хранящейся в остальных сегментах по совпадающим адресам, дополнительный накопитель 3, регистр 4 адреса, дешифратор 5, группу 6 сумматоров по модулю два, группу 7 блоков контроля четности, блок 8 сравнения, регистр 9 данных, блок 10 свертки, регистр 11 ошибки, блок 12 управления первый 13 и второй 14 элементы И, первый 15, второй 16 и третий 17 элементы задержки, триггер 18 готовности, вход 19 начала обращения, выход 20 двойной ошибки, выход 21 однократной ошибки, информационные выходы 22 запоминающего устройства, адресные входы 23, выход 24 готовности, выход 25 ошибки, вход 26 режима, вход 27

установки, первый 2ti и второй 2 менты ИЛИ.

Накопитель I представляет собой постоянное запоминающее устройство, а дополнительный накопитель 2 - оперативное запоминающее устройство.

Устройство работает следующим образом.

Если на управляющий вход выборки сегмента 2 поступает сигнал О (т.е сегмент не выбран), на информационны разрядных выходах такого сегмента присутствует сигнал О.

В дополнительный накопитель 3 записывается номер сегмента, в котором имеются ошибки по соответствукщему адресу и два разряда для фиксации ошибок по совпадающим адресам всех сегментов 2.

Значения кодов ошибок приведены в табл. 1.

Таблица 1

Принцип работы запоминающего уст ройства с самоконтролем заключается в том, что при считывании из выбранного сегмента 2 и обнаружении блоком 10 свертки ошибки в дополнительный накопитель 3 записывается номер сег31424060

мента, сод ржащего ошибки. Одновре

менно при считывании из сегментов выполняется считывание информации и из дополнительного накопителя 3, При обнаружении ошибки в сегменте 2 и наличии однократной ошибки (код 01) в каком-либо сегменте 2 по совпадакхдему адресу блок 8 сравнения анализирует номера выбранного сегмента и сегмента, имеющего ошибки. При несовпадении этих номеров имеет место двукратная ошибка (т.е. ошибки в двух сегментах), а следовательно, невосста- навливаемая ошибка, что фиксируется кодом ошибки 11, который записывается в дополнительный накопитель 3, а на выходе 25 ошибки вырабатывается сигнал 1. При дальнейших обращениях по данному адресу к любому сегменту и обнаружении в считываемой информации блоком 10 свертки ошибки производится считывание из дополнительного накопителя 3, в котором зафиксирован код ошибки 1 .

В табл. 2 приведены условия выработки кодов ошибки блоком 8 сравнени (где X - значение кода О или 1).

При включении устройства, а также после обнаружения двойной ошибки необходимо подать импульс на вход 27 начальной установки для переключения триггера 18 в 1.

Перед началом работы в дополнительный накопитель 3 необходимо в два разряда ошибок записать код 00. Дпя этого необходимо установить на шине 26 режима 1. При этом блок 10 свертII I и

ки выдает сигнал

на прямом ныходе (фиг. 3), который задает режим записи в накопитель 3, на выходах блока В сравнения вырабатываются сигналы О, которые принимак.тся в регистр 1 I . Далее необходимо за/1,ать последовательно на адресные входы 23 последовательные адреса одного из сегментов, сопровождая каждый из них выработкой сигнала начала обращения (НО) по шине 19.

Запоминающее устройство может находиться в одном из следующих режимов р.-аботы (фиг. 2):

считывание без ошибок (моменты

to t,);

считывание с ошибками в одном из сегментов, их коррекция и запись кода ошибки 01 в дополнительный накопитель 3 и, - t);

5 0 5

0

5

0

5

0

считывание с ошибками в двух сегментах гю совпадаюпу1М адресам - двойные ошибки, некорректируемые в устройстве (t - t,o) , и запись кода ошибки I1 в дополнительный накопитель 3.

В рабочем режиме на входе 26 ус- танавлинается потенциал О.

По сигналу обращения на входе 19 начала обращения производится эапись в регистр 4 адресного кода, установленного на входах 23, и обнуление регистра 9 данных и регистра 1I ошибки (моменты tg, t, t-,) .

В исходном состоянии, когда накопитель 11 исправен, на выходах одного иа сегментов 2 выдается считываемая информация в соответствии с адресом, принятым на регистр 4 адреса. При этом младшие разряды адреса определяют номер выбираемого рабочего сегмен- , а 2, а старшие разряды адреса определяют выбор информации внутри сегмента 2. Сумматоры 6 по юдyлю два ие оказмвают влияния на процесс выбора определенного сегмента 2, поскольку при исправной работе устройства, а также при нулевом значении регистра 9, блок 10 свертки выдает на прямом выходе сигнал О.

Через время t считывания на выходах выбра)1ного сегмента 2 накопителя 1 появляется считываемая информация, которая поступает на соответствующие входы группы 7 блоков контроля четности, на остальные входы которых поступают сигналы О от невыбранных сегментов, следовательно, на выходах группы 7 блоков будет присутствовать выбранная информация. По фронту 0/1 импульса на выходе элемента 29 (первый вьгход блока 12 управления) , который вырабатывается через время tf , задаваемое на элементе 15 задержки, в ;момент времени t« (фиг.2) выбранная ийформация заносится в регистр 9 данных. Затем через рремп задержки на выходе блока 10 свертки вырабатывается результат свертки 1 рабочих и К контрольных разрядов ДПЯ выбранной информации, причем при исправной работе накопителя этот сигнал соответствует О на прямом выходе. Поэтому к моменту t через время t задержки срабатывания блока 10 свертки на выходе элемента 16 задержки вырабатывается импульс, поступающий на счетный вход триггера

18 готовности, ко.торый по фронту 1/0 этого импульса устанавливается в единичное состояние, сообщая о выдаче считанной информации нз выходы 22 устройства.

В случае возникновения неисправностей в одном из сегментов после записи считанной информации из выбранного сегмента в регистр 9 данных блок 10 свертки обнаруживает ошибку и выдает на прямом выходе сигнал 1 который поступает на входы сумматоров 6 по модулю два, на вход выборки сегмента 2 суммы, на вход записи- считывания дополнительного накопителя 3, на управляющий вход блока 8 сравнения и на вход элемента И 13. При этом запрещается прохождение сигнала с выхода элемента 28 через элемент 14 на счетный вход триггера 18 готовности, который остается Е нулевом состоянии, а следовательно, и на выходе 24 готовности устройства

остается сигнал О (момент ty на фиг.2).

На выходах сумматоров 6 по модулю два появляется инверсное значение с дешифратора 5 кода выборки рабочего сегмента 2 внутри накопителя I. По

30

этому коду сегмент 2, который был выбран и при считывании из которого была обнаружена ошибка, становится невыбранным и на его информационных выходах появляются сигналы О, а остальные рабочие сегменты 2 становятся выб- ранными. Одновременно с этим становится выбранным и сегмент 2 сумкы. Считанная информация из всех выбранных рабочих сегментов и сегмента 2

40

суммы поступает на входы блоков 7 контроля четности, которые производят восстановление информации, хранящейся в отказавпем сегменте, так

как в сегменте 2

суммы хранится

результат поразрядного суммирования по модулю два информации из всех рабочих сегментов. Через время t считывания информации из накопителя Г и ее восстановления вырабатывается импульс на выходе элемента 17 задержки который поступает через элемент ИЛИ 29 на вход приема в регистр 9 данных По фронту 0/1 этого сигнала производится запись восстановленной информации в регистр 9, включая 1 рабочих и К контрольных разрядов (момент tg на фиг.2). В блоке 10 свертки вновь выполняется проверка информации и при

Q с рп

25

0

0

5

5

отсутствии ошибки на прямом выходе блока 10 устанавливается О. При этом разрешается прохождение сигнала с выхода элемента 17 задержки через элементъ; ИЛИ 28 и И 14 на счетный вход триггера 18 готовности, который по фронту 1/О переключается в единичное состояние, сообщая о готовности информации.

Кроме того, в момент ty 1 с выхода блока 10 свертки поступает в блок 8 сравнения, на выходе которого устанавливается код 01 ошибок в одном сегменте. Этот код по фронту 1/0 си1- нала с выхода элемента И 13 записывается в регистр I 1 ошибки, с вьсхода которого поступает на вторую группу кэ1формационных входов дополнительного накопителя 3. При этом сигнал 1 с выхода блока 10 свертки поступает на управляющий вход записи-считывания дополнительного накопителя 3, по которому устанавливается режим записи и выполняется запись в накопитель 3 кода 01 ошибки и номера неисправного сегмента. При работе устройства предполагается, что 1{ц - это максимальное время обращения к дополнительному накопителю 3.

В случае возникновения неисправностей в двух сегментах по совпадающим адресам после записи считанной информации из выбранного сегмента в регистр 9 данных блок 10 свертки обнаруживает ошибку и вьщает на выходе сигнал 1 (момент tg на фиг.2). Данный сигнал поступает на управляющий вход схемы 8 сравнения, которая в соответствии с табл. 2 при коде ошибки 01 и несовпадении номеров сегмента с кодом ошибки 01 и выбираемого сегмента вырабатывает на выходах 20 и 21 код ошибки 1I, который по фронту 1/О сигнала с элемента И I3 заносится в регистр JI ошибки. Далее выполняется запись в дополнительный накопитель 3 кода ошибки 11 и номера выбираемого сегмента. В дальнейшем при обнаружении неисправностей номер записанного сегмента с ошибками не учитывается, так как из дополнительного накопителя будет считываться код ошибки И, сообщая о наличии на выходах 22 устройства некорректируемой ошибки. При этом на выходе 25 ошибки устанавливается сигнал I, а на выходе 24 го- товности остается значение О. При необходимости выдачи на выходе 24

7I42ii060

сигнала об окончании обращения к запоминающему устройству возможно объе- .динение на элементе ИЛИ выходов 24 и 25 устройства, а выход этого элемента ИЛИ будет являться выходом готовности.

В случае возникновения неисправностей в одном сегменте и при обращении к этому же сегменту и по тому Q же адресу устройство будет работать как показано на фиг.2 для ошибки с

коррекцией - моменты tj - tf . При обнаружении ошибки блоком 10 свертки, совпадении номеров сегментов и считы- |г вании кода ошибки 01 блок 8 сравнения сохраняет на выходах код ошибки 01, которая корректируется блоками 7 контроля четности.

Считьдаание из дополнительного накопителя 3 выполняется всегда одновременно с обращением на считывание к выбираемому сегменту (моменты t 20

Ч -«

t - t. на фиг.2).

Если необходимо обнаруживать ошиб ки кратности t, которые впоследстьии будут исправлены устройством, целесо образно применять корректируюцие коды, например код Хэмминга с кодовым расстоянием d t -« t , где d - минимальное кодовое расстояние; t - крат ность обнаруживаемой ошибки.

Выполнение блока 8 сравнения и со ответствии с табл. 2 приведено на фиг.4. При этом в пятом столбце табл. 2 при сравнении записанного но

Число К контрольных разрядов, хра-25 мера сегмента (выход 3/1) имеющего

нящихся совместно с 1 разрядами рабочей информации, связано с кратностью ошббки, KOTOpyi) обнаруживает блок 10

Формула изобретения

Запоминающее устройство с самоконтролем, содержащее блок спертки, группу блоков контроля четности, регистр адреса, дешифратор, группу сум- маторов по модулю два и накопитель, содержащий рабочие сегменты и сегмент суммы, выходы всех сегментов соеди8

г

0

свертки. Так, если необходимо исправ- ля-ib однократную ошибку, к каждому информационному слову необходимо добавить лишь один контрольный разряд, являющийся дополнением до четности, а блок 10 свертки в этом случае выполняется в виде блока свертки по модулю два, дополненного элементами ИЛИ и ИЛИ-НЕ для связи с шиной 26 режима. Выполнение блока 10 свертки и его таблицы истинности приведены на фиг.З.

Если необходимо обнаруживать ошибки кратности t, которые впоследстьии будут исправлены устройством, целесообразно применять корректируюцие коды, например код Хэмминга с кодовым расстоянием d t -« t , где d - минимальное кодовое расстояние; t - кратность обнаруживаемой ошибки.

Выполнение блока 8 сравнения и соответствии с табл. 2 приведено на фиг.4. При этом в пятом столбце табл. 2 при сравнении записанного ноошибку, и номера выбираемого сегмента (выход 4/2) и их совпадении становится код 1, при несовпадении - код 0.

Таблица 2

нены с соот}зетствующими входами блоков контроля четности группы, информационные входы регистра адреса являются адресными входами устройства, выходы первой группы регистра адреса соединены с входами дешифратора, выходы которого соединены с первыми входами сумматоров по модулю два.

вторые входы которых соединены с прямым выходом блока свертки, выходы сумматоров по модулю два группы соединены с входами выборки рабочих сегментов, отличающееся тем, что, с целью повышения достоверности контроля, в устройство до- полнительно введены блок сравнения, регистр данных, регистр (жи, /-р- полнительный накопитель, первый, второй и третий элементы задержки, первый и второй элементы И, первый и второй элементы ИЛИ и триггер готовности, причем выход первого элемента задержки соединен с входом второго элемента задержки, с вторьп « входом второго элемента ИЛИ, выход второго элемента задержки соединен с первыми входами первого элемента И и первого элемента ИЛИ, выход третьего элемента задержки подключен к второму и первому входам первого и второго элементов ИШ соответственно, выход первого

элемента ИЛИ соединен с первым входом 25 информационные выходы группы региствторого элемента И, пыход которого соединен с входом установки триггера готовности, выход второго элемента ИЛИ соединен с входом синхронизации регистра данных, выход первого элемента И соединен с входом третьего элемента задержки с входом синхронизации регистра ошибки, выходы второй группы регистра адреса подключены к адресным входам группы дополнительного накопителя и всех сегментов основного накопителя, выходца первой группы регистра адреса подключены к информационным входам первой группы дополнительного накопителя и к входам второй группы блока сравнения, выходы первой группы и второй и третий выходы дополнительного накопителя подключены соответственно к входам первой

группы и первому и второму управляющим входам блока сравнения, первый рыход двойной ошибки и второй выход однократной ошибки которого lai к информационным входам регистра ошибки, первый выход которого подключен к второму информационному входу дополнительного накопит шя и является

выходом ошибки устройства, второй выход регистра ошибки соединен с третьим информационным входом дополнительного накопителя, вход синхронизации регистра адреса, входы сброса регистра данных и регистра ошибок являются входом начала обращения устройства и соединены с входом первого элемента задержки и входом сброса триггера готовности, выходы блоков контроля четности группы соединены с соответствующими информационными входами регистра данных, контрольные вьпшды группы которого соединены с контрольными входами группы блока свертки.

0

5

0

ра данных соединены с информацион гы- ми входами группы блока свертки и являются информационным выходом устройства, прямой выход блока свертки соединен с четвертым управляющим входом блока сравнения, входом выборки сегмента суммы, входом записи-считыва- iмя дополнительного накопителя, с вторым входом первого элемента И, инверсный выход блока свертки соединен с вторым входом второго элемента И, третий управляющий вход блока сравнения и управляюгций вход блока свертки являются входом режима устройства, вход установки в 1 триггера готовности является входом начальной установки устройства, выход триггера готовности является выходом Готов устройства.

S V

ll 1

1 5 g

1 I

ioW

Фиг.З

IHh

I-J «

3120260TaS/iuua истинности

S

S(

ft.

fZi