Цифровая интегрирующая структура Советский патент 1979 года по МПК G06J1/02 

1

Изобретение относится к области вычислительной техники и может быть использовано как в автономном режиме, так и в режиме совместной работы с ЦВМ общего назначения для решения систем дифференциальных, алгебраических и трансцендентных уравнений, вычисления функций, интегралов и т. д

Известно цифровое интегрирующее устройство, содержащее блок интегрирования, соединенный с блоком памяти подынтегральной и интегральной функций, блок памяти программ, блок ввода, блок вывода, блок программ, блок управления и блок программного управления 1

Недостатком цифрового интегрирующего устройства является низкое быстродействие, вы ванное тем, что для решения задачи используется один интегрирующий блок, который последовательно во времени обеспечивает работу каждого из интеграторов, входящих в схему набора задачи.

Наиболее близким техническим решением является структура параллельной интегрирующей машины, содержащая блок коммутации п решающих блоков, блок ввода, блок вывода, блок связи, блок управления и комбинированный запо минающий блок, состоящий из накопителя и дешифратора, причем входы блока коммутации соединень с первыми выходами решающих блоков, каждая из п групп выходов блока коммутадаи соединена с группой входов соответствующего решающего блока, управляющие входы которых подключены к группе выходов комбинирован-, ного запоминающего блока, а управляющие выходы п решающих блоков соединены с группой входов комбинированного запоминающего блока, первый и второй входы которого подключены к первым выходам соответственно блока связи и блока ввода, вторые выходы которых подключены соответственно к третьему и четвертому входам Комбинированного запоминающего блока, первый и вторюй выходы которого соединены соответственно со входами блока ввода ц блока связи, третий выход которого подключен к первому входу блока управления, второй вход которого соединен с третьим выходом блока ввода, выход блока управле шя подключен к пя тому входу комбинированного запоминающего

блока, третий выход которого подк;тгочен к треть ему входу блока. ytipaBJseHHfl 2.

Однако, такая структура имеет тот недоста ток, что ввод-вывод начальных значений нодынтеграпыюй функции из внешних блоков осуществлйетсяпоследовательным кодом через блок памяти и блок коммутащ к, (так как структура маlUHHbi является параллельно-последовательной)

параллельно работает столько решающих блоков , сколько их необходимо ддя набора , причем, информацш в каждом решающем блоке обрабатьюаетсяпбследбватедьно разряд за раз. рядом. KjsoMe того, ввод-вывод информации поел едЫзательным кодом в решающие блоки связан еще и с тем обстоятельством, что конструкция 6rtuKa коммутации при этом получается относительно простой. .

С другой стороны, передача начальных значений подынтегральной функции последовательным кодом в решающие блоки из блоков ввода-вывода связана со значительными затратами времени, особенно при обмене числовыми данными между ЦВМ общего назначения и цифровой и гтегрирующей структурой через блок . - , ;, , ; .;

Цель изобретения заключается в повышении быстродействия цифровой интегрирующей структуры. - . . . ; - :.. .

в данной цифровой интегрирующей струк турёэта цель достига ется путем ввода в комбинированньш запоминающий блок счетчика, регистра, преобразователяи узла управления, причем первый и второй входы комбинированного запоминающего блока соединены чёрез регистр со входом преобразователя, первый выход которого подключен к первому входу накопителя, второй и третий выходы цреобразоватедй подключены к первому и второму выходам комбинированного запоминающего блока, BTOpoii вход накопителя через дешифратор соединен с выходом счетшка, первый„и второй входы которого подключены к третьему и четвертому входам комбинированного запоминающего блока, управляющие входы всех узлой комбинированного запоминающего блока соединены соответственно с первым и вторым выходами узла управления, вход которого подключен к пятому входу комбинированного запоминающего блока, третий выход узла управления соеданеа с третьим выходом комбинированного запоминающего блока, Vpynna выходов и группа входов накопителя подключены соответственно к группе выходов и группе входОв комбинировзнного; запоминающего блока. изифрОваАкк еГрируИпдая структура гфедставлена на черте)ке и состоит из блока коммуtauHH 1, решающих блоков , каждый из которых имеет к йходов и одаш вШод, соеди ненный с блоком коммутаций. 1 Щи передачи приращений между решающими блоками в процессе работы интегрирующей структуры, комбинированного запоминающего блока 3, содержащего Макопите1 ь 4 для приема, хранения и обработки значений подынтегральной функции, причем каждая ячейка памяти накопителя 4 подключена информационным входом и выходом к соответствующему решающему блоку, последовательно соединенные счетчик 5 и дешифратор 6, выходы которого подключены к накопителю 4 для адресации ячеек памяти, регистр 7, соединенный информаВДойными входами с накопителем 4, блокомввода 8 и блоком связи 9, а информацион гым вь1ходом - через преобразователь 10 прямого кода в дополнительный и наоборот с блоком вьшода И, блоком связи 9 и накопителем 4 узла управления 12,выполнян1цего в процессе работы решаюЦщх блоков 2i-2л одновременный сдвиг информации параллельно по словами последовательно по разрядам в ячейках цамятй йакопителя 4 и синхронизирующий работу всех узлов комбинированного запоминающего блока 3,

Блок управления 13 синхронизирует работу решающих блоков 2i-2rt, Ввод программы коммутации в блок 1 вь1Поппяется из блока ввода 8 или из блока связи 9. Блок связи 9 используется рдя организации сопряжения интегрирующей структуры с 1ДВМ общего назначе1шя.

Работа цифровой интегрирующей структуры происходит в даух режимах: в режиме работы решающих блоков 2i-2n ив режиме обмена информацией с блоками вв.ода 8, вьтода 11 1ши с блоком связи 9, Во втОрОм режиме пр оисхрдит ввод исходной информации из ЦВМ через блок связи 9или из фоТбсчитьшающего мехаШ1зма блока ввода 8. Исходная информация содержит: массив числовой информации (значения подьщтегральной функции), массиб коммутационной информации (программу коммутации) и коды управления, определяющие время решения интегрирующей структурЪт и управляющие сигналы (пуск, сброс останов). .: . :. - ,

Ввод кодЪб управления производится в блок уйравлегшя 13. Ввод числовой информации выполняете адресным или групповым способом. При групповом способе ввода в счетчик 5 из блока связи 9 (блока ввода 8) предварительно перед Шссивом числовой информации передается начальный адрес ячейки памяти накопителя 4 (решающего блока) в счетчик 5, Затем по мере ввода очередного числа, которое из блоков ввода 8 и связи 9 через регистр 7 и преобразователь 10 параллельньгм кодом передается в ячейКу наКОгогтеля 4, адрес по сигналу узла управления 12 в счетчике 5 ав 0иатически увеличивает-, ся на единицу. При адресном способе ввода пе Вводом каждого числа в счетчик 5 осуществляется передача адреса. Вывод результатов ретения на индикацию (печать) блока вывода 15 или в ЦВМ через блок связи 9 производится аналогичным образом: сначала вводится адрес в счетчик 5, затем из ячейки накопителя параллельным кодом через реп;1стр 7 и преобразователь 10 осуществляется передача числа в блок вьтода 11 блок связи 9, В режиме решения интегрирующего устройства узел управления 12 выполняет сдаиг Информации в ячейках накопителя 4 параллельно по Словам и последоват;ельно по разрядам (цик лическое обращение). В результате организации циклического обращения в контуре накопителя 4 - рещающие блоки 2i-2n происходат одно временная обработка информации, но в каждом решающем блоке число обрабатывается последовательно разряд за разрядом, причем приращения, формируемые на выходах решающих блоков через блок коммутаций 1 в соответствии с программой комму ации-поступают на требуемые входы решающих блоков 2i - 2f , в которых обрабатываются совместно с значениями подынтегральной функции, поступающим из такопителя 4. . Наличие введенных узловв комбинированном блоке памяти позволяет организовать не только параллельную обработку информации (параллельно по словам и последовательно tip разрядам) всеми решающими блоками в режиме работы интегрирующей структуры, но и параллельную (параллельно по разрядам и последовательно по словам) запись (считьшаиие) зна чений подынтегральной функции в любые требуемые решающие блоки (в соответствуюшие ячейки памяти накопителя) в режиме обмена информацией интегрирующей машины с блоками ввода, вывода и связи, Формула изобретения Цифровая интегрирующая структура, содержащая блок коммутации, п решающих блоков, блок ввода, блок вывода, блок связи, блок упрайлейия и комбинированный запоминаюдаЙ блок, состоящий Из накопителя и дешифратора, причем входы блока коммутации соединены с первыми выходами решающих блоков, каждая из п групп выходов блока коммутации соединена с группой входов соответствующего рещающего блока, управляюи1ие входы которых под ключены к группе выходов комб шированно1о запоминающего блока, а упр;тляюише выходы п решаюашх блоков соединены с группой входов кoмби uфoвaннoгo запоминающего блока, первый и второй входы которого подключены к первым выходам соответственно блока связи и блока ввода, :вторые; выходы которых подключены соответственно к третьему и четвертом Твходам комбинированного запоминающего блока, первый и второй выходь которогЬ соединены ссответствешо со входами блока ввода и блока связи, третий выход KOtopofo яодключен к первому входу блока управления, второй вход которого соединен с третьим выходом блока ввода, выход блока управления подключен к пятому входу комбйШрованного запоминающего блока, третий выход которого подключен к третьему входу блока управлешя, отличающийся тем, что, с целью повышения быстродействия, в комбшшрованный запоминающий бЛок дотолнительно введены счетчик, регистр, преобразователь и узел управления, причем первый и второй входы комбииированного запоминающего блока соединены через регистр со входом преобразователя, первый выход которого подключен к первому входу накошггеял, второй и третий выходы преобразователя подключены к первому и второму выходам комбинированного запоминающего блока, второй вход накопителя через дешифратор соеданен с выходом счетчика, первый и второй входь которого подключены к третьему и четвертому входам комбинированного запоминающего блока, управляющие входы всех узлов комбинированного запоминающего блока соединены соответственно с первым и вторым выходами узла управления, входкоторого подключен к пятому входу комбинированного запоминающего блока, третий вьгход узла управления соединен с третьим выходом комбинировашюго запоминающего блока, группа выходов и группа входов на коптел я подключены соответственно к группе еь1ходов и группе входов комбинированного запоминающего блока. Источники информаш1И, принятые во внимаиие при.экспертизе . 1.Неслуховский К.С. Цифровые дифференШ1а11ьные анализаторы. М., Машиностроение, 1968, с, ё7. , 2.Каляев ,В. Теория цифровых интегрирующих и структур. М., Сов. радио, 1970. с, 386-389.