Устройство для сопряжения каналов ввода-вывода с оперативной памятью Советский патент 1979 года по МПК G06F13/00 

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения процессора с оперативной памятью, и может быть использовано в системах обработки данных.

Известно устройство для сопряжения каналов ввода-вывода с оперативной памятью 1, содержащее регистры, управляющие триггеры, логические схемы, схемы приоритетов запросов, шифратор, схемы сравнения, схемы управления, блок признаков неудовлетворенных запросов, схему приоритета выборки, схему занятости, схему формирования повторного запроса.

К недостаткам этого устройства относятся необходимость затрат значительного количества оборудования и ограниченные функциональные возможности.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство для сопряжения каналов ввода- вывода с оперативной памятью 2, содержащее регистр признаков, вход которого служит первым входом устройства, первый регистр адреса, первые вход и выход которого являются соответственно вторым входом и первым выходом устройства, первый коммутатор, выход которого подключен к первому входу блока буферной памяти, регистр данных, первый

вход и выход которого соединены соответственно с выходом блока буферной памяти и с вторым выходом устройства, триггер запроса, первый вход и выход которого являются третьими соответственно входом и выходом устройства, причем вторые входы блока буферной памяти и регистра данных соединены с четвертым входом устройства. Недостаток устройства состоит в том, что данные, поступивщие со стороны каналов ввода-вывода, записываются в блок буферной памяти. Для каждого канала ввода-вывода в блоке буферной иамяти содержатся две ячейки для накопления данных, которые представляют буферную группу. Одновременно с записью данных в блок буферной памяти устанавливается тригге:) запроса к оперативной памяти. При четырехкратном расслоении оперативной памяти для каждой ячейки блока буферной памяти используются четыре триггера запроса, так как данные ячейки могут быть записаны в один из четырех логических блоков оиеративной иамяти. Каждый из этих триггеров жестко привязаь к соответствующему логическому блоку оперативной памяти. Для каждого канала ввода-вывода предусмотрено восемь таких триггеров, по четыре для каждой ячейки буферной группы. Эти запросы обрабатываются схемой

приоритета памяти, которая управляет считыванием данных из блока буферной памяти. Выбранный схемой приоритета запрос канала ввода-вывода занимает цикл соответствующего логического блока оперативной памяти.

Следовательно, схема считывания данных в оперативную память использует большой объем оборудования, что ограничивает число ячеек в буферной группе каждого канала.

Другим недостатком известного устройства является то, что одновременно с запИСью данных в блок буферной памяти устанавливается запрос к оперативной памяти.

В случае, если оперативная память сзо бодна, сразу же осуществляется считывание этих данных в оперативную память, не дожидаясь накопления данных со стороны других каналов ввода-.вывода. В этом случае в режиме четырехкратного расслоения за один цикл оперативной памяти вместо передачи четырех слоев данных передается только одно.

Таким образом, за один цикл памяти передается лишь одно слово данных, а это приводит к уменьшению пропускной способности устройства и эффективности использования оперативной памяти.

Недостатком известного устройства является и то, что логические блоки оперативной памяти залускаются разными каналами ввода-вывода. При этом необходим блок идентификации каналов для того, чтобы распознавать, каким каналом ввода-вывода был запущен тот или иной логический блок оперативной памяти. Этот идентифицирующий признак запоминается в дополнительной буферной памяти, откуда выбирается во время передачи данных из выходного буфера данных.

Все это усложняет работу устройства и увеличивает оборудование.

Цель изобретения - повыщение быстродействия и сокращение оборудования.

Поставленная цель достигается тем, что устройство содержит второй и третий коммутаторы, счетчик адреса, первый и второй дешифраторы, второй регистр адреса, регистр занятости буферной памяти, триггер учета запроса, триггер ложного запроса, два элемента И-НЕ и элемент И. При этом вход триггера учета запроса и вторые входы триггера запроса и первого регистра адреса соединены с пятым входом устройства, первый выход регистра признака - с первыми входами первого и. второго коммутаторов и первого дешифратора, второй и третий вых-оды регистра признака через первый элемент И-НЕ - с первым входом элемента И, выход которого подключен к второму входу первого дешифратора. Выход триггера учета запроса соединен с вторым входом элемента И и с первым входом

второго элемента И -НЕ, второй выход первого регистра адреса через счетчик адреса и второй регистр адреса - с третьим входом первого регнстра адреса и с входом

5 второго дешифратора, выход которого и выход второго коммутатора через третий коммутатор подключены к входу триггера ложного запроса. Второй вход и выход второго элемента соединены соответственно

0 с первым выходом триггера ложного запроса и с третьим входом регистра данных, второй вход первого коммутатора и третий вход первого дешифратора - с вторым выходом первого регистра адреса. Выход первого дешифратора через регистр занятости буферной памяти подключен к второму входу второго коммутатора, а второй выход триггера ложного запроса является четвертым выходом устройства.

Структурная схема устройства представлена на чертеже.

стройство для сопрялсения каналов ввода-.вывода с оперативной памятью содержит регистр ./ признаков, первый коммутатор 2, блок 3 буферной памяти, регистр 4 данных, триггер 5 запроса, триггер 6 учета запроса, элемент И 7, первый элемент И-НЕ 8, первый регистр 9 адреса, счетчик 10 адреса, второй регистр П адреса, первый

0 дешифратор 12, регистр 13 занятости буферной памяти, второй коммутатор 14, третий коммутатор 15, триггер 16 ложного запроса, второй дешифратор 17, второй элемент И-НЕ 18, первый 19, второй 20, третий 21,

5 четвертый 22 входы, первый 23, второй 24, третий 25, четвертый 26 выходы, пятый вход 27.

В режиме передачи данных со стороны канала ввода- вывода данные от каналов

0 ввода- вььвода накапливаются в блоке 3 буферной памяти. Адрес ячейки, в которую записывается очередное слово данных, определяется кодом канала,который определяет буферную групп}, а младшие разряды 5 адреса, поступившие от канала, - номер ячейки в буферной группе. Параллельно с записью данных в ячейку буферной группы в единичное состояние устанавливается триггер запятости, соответствующий этой

50 ячейке. Триггеры занятости имеются для всех ячеек блока 3 буферной памяти, вынесены в отдельный регистр 13 занятости буферной памяти и подтверждают наличие данных в соответствующих ячейках. При обмене с каналом ввода- вывода от него последовательно поступают данные и накапливаются в блоке 3 буферной памяти до тех пор, пока в устройство не поступит слово данных с адресом, младшие разряды которого определяют адрес четвертой ячейки в буферной группе. При этом на входе 21 формируется управляющий сигнал запроса к оперативной памяти.

На триггере 5 устанавливается запрос

65 оперативной памяти, на регистре 9 - адрес

ячейки оперативной памяти, а на регистре / - управляющие признаки. Затем данные от канала с входа 22 принимаются на регистр 4 данных. Связь с оперативной памятью осуществляется через устройство управления памятью (на чертеже не показано). Запрос, адрес и данные передаются в устройство управления памятью, в котором по запросу со стороны канала анализируется состояние оперативной памяти. Устройство сопряжения переходит в режим ожидания ответа из устройства управления памятью о готовности его к приему данных. После ириема адреса на регистр 9 младщие разряды этого адреса увеличиваются на счетчике 10 адреса и принимаются регистром // адреса.

Таким образом, заранее подготавливается адрес для пуска следующего блока оперативной памяти. Бели блоки оперативной памяти свободны, то из устройства управления памятью поступает по входу 27 сигнал учета запроса. Этот сигнал выдается в ответ на каждый запрос и поступает на триггер 5 запроса, триггер 6 учета запроса и регистр 9 адреса. На триггере 5 запроса сигнал учета запроса формирует запрос длительностью три та|кта, необходимой для передачи накопленных трех слов из блока 3 буферной памяти в устройство управления памятью. Сигнал учета запроса подается от устройства управления памятью длительностью три мащинных такта. На регистре 9 адреса сигнал учета запроса управляет приемом обновленных младщих разрядов адреса с регистра адреса. На протяжении трех тактов адрес последовательно изменяется с кода 11 до кода 10. После кода 11 следует код 00. Старщие разряды адреса на реги.стре 9 при этом изменяются.

Лри использовании четырехкратного расслоения младшие разряды адреса определяют номер логического блока оперативной памяти, поэтому на протяжении трех мащинных тактов запускаются три блока оперативной памяти, начиная с номера 00 до 10. Блок с номера 11 запускается при первом обращении. С выхода 23 в устройство управления памятью передаются все разряды адреса, включая и младщие. Одновременно с этим младшие разряды поступают на коммутатор 2 для адресации соответствующей ячейки блока 3 буферной памяти. Но.мер буферной группы определяется кодом номера канала, с регистра /. Из выбранной ячейки блока 3 буферной памяти данные принимаются регистром 4 данных и с выхода 24 передаются в устройство управления памятью. Прием данных на регистр 4 осуществляется под управлением триггера 6 учета запроса, сигнал с которого через элемент 18 поступает на вход регистра 4 данных.

На протяжении трех тактов данные последовательно передаются в устройство управления памятью. Одновременно со считыванием очередного слова данных сбрасывается соответствующий триггер занятости на регистре 13 занятости буферной памяти.

Триггер занятости адресуется аналогично ячейке блока 3 буферной памяти на дешифраторе 12 и сбрасывается по сигналу триггера 6 учета запроса, который поступает через элемент И 7. В случае если осуществляется передача управляющего слова, признаки которого хранятся в регистре /, элемент 8 блокирует действие сигнала триггера 6 учета запроса. После того как будут прочитаны данные на блоке 3 буферной памяти н сброщены соответствующие триггеры занятости, устройство готово к передаче данных пз буферной группы другого канала.

Каналы ввода-вывода могут начинать

обмен массивом данных с адреса, код которого в младщих разрядах не равен 00. В этом случае не во всех ячейках блока 3 буферной памяти накоплены данные. Несмотря на это запросы на выходе 25 формируются длительностью три такта для считывания данных из буферной памяти.

Для того чтобы сохранить ячейки оперативной памяти от записи неопределенных данных, в устройстве сопряжения содержится схема формирования ложного запроса, содержащая коммутатор 14, коммутатор 15, триггер 16 ложного запроса и дещйфратор 17. Коммутатором 14 выбираются триггеры занятости канала, код которого установлен на регистре 1. Обновленные разряды адреса, по которому осуществляется считывание очередного слова данных из блока 5 буферной памяти, поступает на дешифратор 17. На дешифраторе 17 возбуждается один из четырех выходов, соответствующий коду на регистре 11.

На коммутаторе 15 возбужденный выход дешифратора просматривает состояние соответствующего триггера занятости. Если

триггер занятости находится в состоянии нуля, на выходе коммутатора 15 формируется признак ложного запроса. Одновременно с обновлением адреса на регистре 9 триггер 16 ложного запроса устанавливается в

единичное состояние. Этот признак передается в устройство управления памятью по выходу 26. По этому сигналу блокируется запись в соответствующий блок оперативной памяти. Инверсный выход триггера 16

ложного запроса поступает на вход элемента И-НЕ 18 для блокировки приема неопределенных далных в регистр 4 данных. В противном случае на регистре 4 данных может фиксироваться сбой, при котором обмен с памятью прекращается. При каждом изменекии адреса на регистре 11 адреса на коммутаторе 15 просматривается состояние соответствующего триггера занятости, в результате чего устанавливается или не устанавливается триггер 16 ложного запроса.

В режиме чтения данных из оперативной памяти в устройство управления памятью передается только адрес с регистра 9 адреса и запрос. Длительность запроса определяется моментом поступления сигнала учета запроса, по которому сбрасывается запрос на триггере 5 запроса. На этом обмен с памятью прекращается. Устройство готово к обмену данными для другого канала ввода-вывода.

Таким образом, в устройстве сопряжения каждая ячейка буферной группы жестко соответствует определенному логическому блоку оперативной памяти, так как при четырехкратном расстоянии оперативной памяти младшие разряды адреса определяют номер блока оперативной памяти и номер ячейки в буферной группе. Это позволяет организовать считывание накопленных данных только из одной буферной группы, соответствующей каналу, КОД которого хранится в регистре 1, что не требует использования дополнительной буферной памяти для идентификации номера канала. Считывание осуществляется по одному триггеру учета запроса, определяющего незанятость блоков оперативной памяти. Использование лищь одного триггера 5 запроса позволяет значительно сократить оборудование для считывания данных из блока буферной памяти по сравнению с известным устройством.

В режиме записи в оперативную память на триггере 5 устанавливается запрос, необходимый для считывания накопленных .данных из буферной группы канала ввода-вывода. За один цикл оперативной памяти всегда передается четыре слова данных независимо от других каналов, что приводит к увеличению быстродействия устройства при передаче данных в оперативную память примерно на 25%. Исключение представляет передача управляющего слова, запись которого в оперативную память осуществляется лищь раз на весь массив данных.

Формула изобретения

Устройство для сопряжения каналов ввода-вывода с оперативной памятью, содержащее регистр признаков, вход которого является первым входом устройства, первый регистр адреса, первые вход и выход которого ЯВЛЯЮТ1СЯ соответственно вторым входом и первым выходом устройства, первый коммутатор, выход которого соединен

с первым входом блока буферной памяти, регистр данных, первый вход и выход которого соединены соответственно с выходом блока буферной памяти и с вторым выходом устройства, триггер запроса, первый вход и выход которого являются третьими соответственно входом и выходом устройства, причем вторые входы блока буферной памяти и регистра данных соединены

с четвертым входом устройства, отличающееся тем, что, с целью повыщения быстродействия и сокращения оборудования, оно содержит второй и третий коммутаторы, счетчик адреса,

первый и второй дешифраторы, второй регистр адреса, регистр занятости буферной памяти, триггер учета запроса, триггер ложного запроса, два элемента И-НЕ и элемент И, причем вход триггера учета запроса и вторые входы триггера запроса и первого регистра адреса соединены с пятым входом устройства, первый выход регистра признака соединен с первыми входами первого и второго коммутаторов и первого дещифратора, второй и третий выходы регистра признака через первый элемент И-НЕ соединены с первым входом элемента И, выход которого соединен с вторым входом первого дешифратора, выход триггера учета

запроса соединен с вторым входом элемента И и с первым входом второго элемента И-НЕ, второй выход первого регистра адреса через счетчик адреса и второй регистр адреса соединен с третьим входом первого

регистра адреса и с входом второго дещифратора, выход которого и выход второго коммутатора через третий коммутатор соединены с входом триггера ложного запроса, второй вход и выход второго элемента

PJ-НЕ соединены соответственно с первым выходом триггера ложного запроса и с третьим входом регистра данных, второй вход первого коммутатора и третий вход первого дещифратора соединены с вторым

выходом первого регистра адреса, выход первого дещифратора через регистр занятости буферной памяти соединен с вторым входом второго коммутатора, а второй выход триггера ложного запроса является четвертым выходом устройства.

Источники информации, принятые во внимание при экспертизе:

1.Авторское свидетельство СССР № 294141, кл. G 06 F 9/18, G 06 F 13/00,

1971.

2.Натент США, № 3699530, ,кл. 340-1725, 1973 (прототип).