Блок управления для запоминающего устройства Советский патент 1980 года по МПК G11C11/406 

(54) БЛОК УПРАВЛЕНИЯ ДЛЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Изобретение относится к вычислительной технике и может быть применен в полупроводниковых запоминающих устройствах, ячейки памяти которых выполнены на МДП-транзисторах.

Известно, что в ячейках памяти динамического типа, выполненных на МДПтранзйсторах, информация сохраняется ограниченное время (например, 2 мс) и ее необходимо восстанавливать кажды 2 мс. При этом алгоритм регенерации в общем случае может быть распределенным, групповым и комбинированным. При распределенном алгоритме после регенерации информации в одной строк накопителя выполняют серию обращений к накопителю запоминающего устройства для чтения или записи информации, необходимой для работы процессора, и только через время, равное 2 мс/п, выставляется запрос на регенерацию следующей строки, затем идет снова серия обращений и так далее, пока не будет восстановлена информация во всех п строках. Затем цикл повторяется. Такой алгоритм регенерации наиболее удобен при отсутствии пересылок в накопитель или считывания из накопителя больших массивов информации, а также когда время регенерации информации в одной строке накопителя не отражается на производительности процессора.

При групповом алгоритме регенерации выполняется регенерация информации в первой строке, затемсразу же во второй строке, после зтого в третьей и т.д., пока не будет выполнена регенерация ин ормации во всех п строках накопителя. При этом запрос на регенерацию информациив одной группе выставляется генератором регенерации через время, равное времени цикла регенерации tp.f.. которое, как правило равно времени цикла чтения или записи. После регенерации информации в п-ой строке накопителя осуществляют серию обращений к накопителю запоминающего устройства для чтения или записи информации, необходимой для работы процессора. Затем через время, равное 2 мс (если инсЪормация в накопителе сохраняется 2 мс), выставляется вторая группа запросов на регенерацию чтения или записи, после этого следующая группа запросов на регенера цию и так далее. Групповой алгоритм регенерации наиболее эффективен при

рапотё процессора с большими массивами информации, когда останов процессе ра на время регенерации информации в одной строке существенно сказывается на производительности процессора. Этот алгоритм .регенераций особенно эффективен при применении запоминающих устройств в составе специализи- рованных приборов, например дисплеев, в которых групповые запросы на регене рацию информации поступают в моменты вынужденного простоя процессора, - например в моменты обратного хода луча развертки дисплея.

При комбинированном алгоритме регенерации выполняется регенерация информации строка за строкой как при групповом алгоритме, однако регенерация осуществляется подряд не во всех ;п строках, а в п п строках. Затем идет серия обращений к запоминающему устройству, после этого следующая группа запросов на рех енерацию информации в п, п строках, затем снова серия обращений и так далее пока не будет осуществлена регенерация информации в п строках. После зтого цикл повторяется.

Комбинированный алгоритм регенерации является наиболее гибким и исключает простой процессера, связанный с временем регенерации при решении различного рода задач.

В известном блоке управления алгоритм регенерации заранее определен при проектировании, при этом изменить частоту запросов регенерации, также как и алгоритм регенерации, невозможно без технологического вмешательства в блок управления. Поэтому запоминающее устройство с таким блоком управления може быть эффективно использовано для решения только определенного клас са задач Ц .

Для решения других классов з-адач принятыйалгоритм регенерации оказывается неэффективным из-за потерь производительности процессора, возникаюиц х в моменты регенерации. Тем самым снижается эФЛективность использования блока управления и запоминающего устройства в целом.

Наиболее близким по техническому решению к изобретению является блок управления полупроводниковым запоминаюшлм устройством,накопитель которого выполнен на МДП-транзисторах, содержащий узел синхронизации, узел регенерации и узел связи с процессором 2.

Недостаток этого блока.- отсутствие настройки частоты запросов регенерации и алгоритма регенерации, что существенно снижает производительность и эффективность применения блока управления, а также запоминающего устройства в целом.

- Цель изобретения - повышение гфоизводительности блока за счет автоматической перестройки режима работы.

Поставленная цель достигается тем что в блок управления введен узел выбора режима, содержащий регулируемый делитель .частоты, генератор импульсов, счетчик, дешифратор, триггер, инверторы, элемент задержки и элементы И и ИЛИ. Выходы счетчика подключены к первым входам и через первые инверторы - ко вторым входам соответствующих первых элементов И, входы которых- соединены с соответствуюв1ими выходами дешифратора и входами регулируемого делителя частоты, выходы первых элементов И соединены со входами первого элемента ИЛИ, выход которого соединен со входом сброса счетчика и со входом cRpoca триггера, вход установки которого соединен с выходом второго элемента И, первый вход которого подключен к выходу регулируемого делителя частоты, а второй вход lepes второй инвертор подключен к соответствующему выходу дешифратора и к первому входу третьего элемента И, второй вход которого соединен со входом запуска регулируемого делителя частоты и с выходом запроса регенерации узла регенерации, выход третьего элемента И соединен с первым входом второ,го элемента ИЛИ, второйвход-котог рого соединен с выходом четвертого элемента И, первый вход которого 1ерез элемент задержки подключен ко входу запуска счетчика и к выходу генератора, вход которого соединен . с выходом триггера и вторым входом четвертого элемента И выход второго элемента ИЛИ подключен ко входу запроса регенерации узла синхронизации а входы дешифратора подключены к соответствующим ьчинам управления.

На чертеже изоРражена схема предлагаемого устройства.

Устройство может вырабатывать управляющие сигналы для трех алгоритмо регенерации: распределенного, группового и комбинированного по 2, 4, 8, 16 или по 32 импульса запроса регенерации в. группе.

Устройство содержит узел синхронизации 1, состоящий из счетчика 2 тактовых импульсов, дешифратора 3 тактовых импульсов, схеьи 4 формирования и выдачи управляющих сигналов с тактовым 5 и управляюцгим 6 входом, информационным выходом 7, подключенным к выходным шинам 8, выходами синхронизации 9 и 10 и входом запроса регенерации 11, узел 12 регенерации, состоящий из генератора 13 регенерации, схекы 14 управления регенерацией и счетчика 15 адресов регенерации с выходом 16 запроса реге-. нерацйи, входом 17 синхронизации, адресным выходом 18 и входом запроса регенерации, аналогичным входу И, узел .связи 19, состоящий из генератора 20 тактовых импульсов, регистра 21 адреса, регистра 22 слова с тактовым выходом 23, входом 24 и выходом 25 кода адреса, входом 26 и выходом 27 кода слова, входами 28 синхронизации, адресным входом 29, управляющим входом 30 сигнала обращения и входом 31 запроса регенерации.

В устройство также введены регулируемый делитель 32 частоты с переменным коэффициентом деления со входом 33 запуска, входами 34-38 и выходом 39, счетчик 40 со входом запуска 41, входом сброса 42 и выходами 43-48, дешифратор 49 со входами 5052 и выходагга 53-58, генератор импульсов 59 со входом 60 и выходом 61, триггер 62, элементы И 63 и 64, элементы ИЛИ 65 и 66, инвертор 67, цепь 68 запроса регенерации, элемент 69 задержки, образующие узел 70 выбора режима со входом 71 запуска и выходом 72, образующим цепь 68 запроса регенерации. При этом выходы первых элементов И 64 соединены со входами первого элемента ИЛИ 66, выход которого соединен со входом 42 сброса счетчика 40 и со входом сброса триггера 62, вход установки которого соединен с выходом второго элемента И 63, первый вход которого подключен к выходу 39 регулируемого делителя частоты 32, а второй вход через второй инвертор 67 подключен к соответствующему выходу 53 дешифратора 49 и к первому входу третьего элемента И 63, второй вход которого соединен со входом запуска 33 регулируемого делителя частоты 32 и с выходом 16 запроса регенерации узла 12 регенерации. Выход третьего элемента И 63 соединен с первым входом второго элемента ИЛИ 65, второй вход которого соединен с выходом четвертого элемента И 63, первый вход которого через элемент 69 задержки подключен ко входу 41 запуска счетчика 40 и к выходу 61 генератора 59, вход 60 которого соединен с выходом триггера 62 и вторым входом четвертого элемента И 63. Выход второго элемента ИЛИ 65 подключен хо входу 11 запроса регенерации узла 1 синхронизации. Входы 50-52 дешифратора 49 подключены к соответствующим шинам управления. Дешифратор 49 может быть выполнен по классическому принципу, при этом сигнал на выхоД1 53 (первом) вырабатывается/при код на его входах 50-52 соответственно 000, на выходе 54 - при коде 001, на выходе 55 - при коде 010 и так далее, на выходе 58 - при коде 101.

Регулируемый делитель 32 частоты обладает переменным коэффициентом деления в зависимости от наличия сигнала на одном из его входов 34-38. При наличии сигнала на выходе 34 коэфЛициент деления равен двум,на входе 35 четырем, на входе 36 -- восьми, на входе

37 - шестнадцати,а при наличии сигнал на входе 38 частота следования сигналов на выходе 39 делителя 32 оказывается поделенной в тридцать два раза по отношению к частоте следования сигналов на его входе 33. При этом выходы дешифратора 49 поставлены в однозначное соответствие с коэффициентом деления регулируемого делителя 32 частоты. Так сигнал на выходе 54 (второй выход) дешифратора 49 возбуждает вход 34 делителя 32, что соответствует коэффициенту деления делителя, равного двум, с выхода 55коэффициенту деления четырем и т.д., с выхода 58 - коэффициенту деления тридцати двум.

Генератор 59 импульсов можег быть выполнен в виде кварцевого генератора или схеьвл типа мультивибратора, который запускается передним Лронтом сигнла на входе 60 и выдает импульсы необходимой длительности, пока- на его входе 60 присутствует сигнал. При это период следования импульсов равен времени регенерации tp одной строки накопителя, и для современных накопителей на МДП-транзисторах динамического типа это время равно 0,5-1,0 мс. Счетчик 40 может быть выполнен, например, на D-тригГерах с обратной связью инверсного выхода i-ro разряда на D-вход этого же разряда, при этом прямой выход i-ro разряда лодключен на синхровход (i + 1)-го разряда.

Устройство работает следуювим образом.

При обращении к устройству на вход 30 узла 19 связи поступает сигнал Обращение, который при отсутствии запроса регенерации на входе 31 запускает генератор 20 тактовых импульсов. Одновременно на вход 6 узла 1 синхронизации поступает командное слово Чтение-Запись, определяющее режим работы устройства. Тактовые импульсы поступают на вход 5 узла 1 синхронизации и запускают счетчик 2 тактовых импульсов, -выходные сигналы счетчика дешифрируются дешифратором 3 тактовых импульсов , при этом на каждом из выходов дешифратора 3 формируется последовательность импульсов, сдвинутая во времени относительно последовательности импульсов на любом другом выходе дешифратора 3.

Схема 4 формирования и выдачи управляющих сигналов воспринимает определенные импульсы на выходах дешифратора 3 и Формирует сигналы, поступающие через выходы 7 на выходные шины 8, и синхронизирующие сигналы, поступающее на выходы 9 и 10 для синхронизации работы узла 12 регенерации и узла 19 связи. Одновременно с сигналом Обращение выставляют код адреса на входах 24 узла связи, который на время обращения запоминаёт;ся на регистре 21 адреса и выдается с н го на выходы 25 по сигналу синхронизации на входе 28. Код слова поступает на входы 26 узла 19 связи, запоминается на регистре 22 слова и вы ется на выходы 27 при наличии соотве ствующего синхронизирующего сигнала на входе,28. При.этом в режиме чтени на вход 6 узла 1 синхронизации посту пает командное слово Чтение и на выходные иины 8 выдаются сигналы, необходиг ые для работы полупроводник вого запоминающего устройства в этом режиме и его с процессором. В режиме Запись на вход б узл 1 синхронизации поступает командное Запись и на выходные шины 8 выдаются сигналы, необходимые для работы запоминающего устройства в этом режиме и его связи с процессоро В режиме регенераций генератор 13 регенерации узла 12 регенерации выдает сигналы запуска схемы 14 управл ния регенерацией информации. При это период следования сигналов запуска равен /п, где - время хранения информации в ячейке памяти динам ческого типа (для современных накопи телей на МДП-транзисторах динамического типа примерно )авно 2 мс) ; п - количество строк в кристалле. Схема 14 управления регенерацией вырабатывает сигналы запроса регенерации, которые через выход 16 узла 12 регенерации поступают на вход 33 делителя 32 частоты с переменным коэ фициентом деления ина второй вход второй схемы И 63, При р.аспределенном алгоритме регенерации информации на входы 50-52 дешифратора 49 поступает код соответственно 000. При этом на выходе , .53 дешифратора 49 вырабатывается сиг нал, который, проходя через второй инвертор 67, поступает на второй вхо в-торой .схемы И 63, запрещая прохожде ние сигнала с выхода 39 делителя 32 частоты на вход запуска триггера 62. Триггер 62 остается в положении ноль и тем самым запрещает работу генератора 59 импульсов. Сигнал с выхода ЪЗ дешифратора 49 поступает также на первый вход третьей схемы И 63, разрешая прохождение сигнала запроса i регенерации с выхода 16 узла 12 регенерации через вторую схему ИЛИ -65 на вход 11 узла 1 синхронизации, на вход 31 узла 19 связи и на вход 68 узла 12 регенерации, изменяя состояние счэтчика 15 на единицу после каждого цикла регенерации. Код адреса регенерации с выходов 18 узла 12 регенерации поступает на входы 29 уз ла 19 связи,где заносится на регист 21 адреса в момент действия сигнала входе -31, который в то же время запрещает прием кода адреса по входам 24, а также сигнала Обращение по входу -30 и запускает генератор 20 тактовых импульсов. Тактовые импульсы поступают на тактовый вход узла 1 синхронизации и запускают счетчик 2 тактовых импульсов, выходные сигналы счетчика дешифрируются дешифратором 3 тактовых импульсов, при этом на каждом из выходов дешифратора формируется последовательное ь импульсов, сдвинутая -во времени относительно последовательности импульсов на любом другом выходе дешифратора 3. . Так как сигнал запроса регенерации присутствует на входе 11 узла 1 синхронизации, то он блокирует прием по входу 6 командного слова Чтение-Запись , поэтому схема 4 формирования и выдачи управляющих сигналов узла 1 синхронизации, восприни- мая импульсы ка выходах дешифратора 3, выдает на выходы 7, 9 и 10 сигналы, параметры и последовательность которых строго соответствуют режиму регенерации информации в ячейках памяти накопителя. При этом, если накопитель выполнен на кристаллах емкостью N бит, который организован как п строк и m столбцов, а информация в ячейках памяти- накопителя сохраняется время , то режим реге- . нерации выполняется каждые /п с. В промежутки времени между циклами регенерации осуществляют обращение к устройству для считывания или записи информации, при этом блок упразления вырабатывает сигналы, необходимые соответственно для выполнения этих режимов. При групповом алгоритме регенерации, когда выполняется регенерация последовательно одна за другой подряд во всех п строках накопителя, на входы 50-52 дешифратора 49 подают код соответственно 101. При этом на выходе 58 дешифратора 49 вырабатывается сигнал,который поступает на управляюцщй вход 38 делителя 32 частоты, так что частота сигнала на его выходе 39 по отношению к частоте сигнала на его входе 33 оказывается поделенной в тридцать два раза. Так как на всех остальных выходах дешифратора 49 сигналы при этом не вырабатываются, то потенциал на выходе 53 дешифратора 49, поступая через второй инвертор 67 на второй вход второй схемы И 63, разрешает прохождение сигнала с выхода 39 делителя 32 частоты на вход запуска триггера 62 и запрещает прохождение сигнала запроса регенерации с выхода 16 узла регенерации на входы 11,31 и 68 соответственно узла 1 синхронизации,узла 19 связи и узла 12 регенерации. Триггер 62 -устанавливается в единичное состояние,и потенциал с его единичного выхода запускает генератор 59 импуль сов, а также разрешает Грохождение си налов с выхода 61 этого генератора ч рез схему 69 задержки, четвертую схе И 63 и вторую схему ИЛИ 65 на входы 11, 31 и 68 соответственно узла 1 синхронизации, узла 19 связи и узла 12 регенерации. При этом схема задержки 69 осуществляет задержку сигналов с выхода 61 генератора 59 во избежание прохождения ложных сигналов через четвертую схему И в момент установки в ноль триггера 62 и счетчика 40. Угел 1 синхронизации, узел 19 связи и узел 12 регенерации при поступлении каждого сигнала запроса регенерации соответственно на входах 11, 31 и 68 работают точно также как и при распределенном алгоритме регенерации. Отличие состоит в том, что если при распределенном алгоритме регенерации на каждый из входов 11, 31, 68 поступает по одному импульсу в течение времени t.p /п, то при групповом алгоритме регенерации на каждый из этих входов поступает группа импульсов {в данном случае тридцать два импульса) с периодом внутри группы, равном времени цикла регенерации одной строки t « /п. Количество имэтом t пульсов в группе определяется промежутком времени между импульсом установки в единичное состояние и импульсом установки в нулевое состояние триггера 62, т.е. равно количест ву импульсов, выдаваемых генератором 59 за время, пока триггер 62 находит ся в единичном состоянии. Сигнал установки в ноль триггера 62 и дополнительного счетчика 40 Лор мируется следующим образом. Как толь ко триггер 62 взводится в единичное состояние, с выхода 61 генератора 59 импульсов на вход 41 запуска младшего разряда счетчика 40 поступа ет группа импульсов, каждый из которых изменяет состояние счетчика 40 н единицу. Так как код алгоритма регенерации и, следовательно, выходы дешифратора 49 поставлены в соответств с выходами разрядов 43 - 48 счетчика 40 и управляющими входами 34-38 регу лируемого делителя 32 частоты,то сиг нал сброса триггера 62 формируется н выходе соответствую11еР первой схемы 64 при совпадении на ее входах сигна лов с выходов соответствующих разрядов счетчика 40 и сигнала с соответствующего выхода дешифратора 49. Для рассматриваемого случая импульс сРро са триггера 62 ве.трабатывается при совпадении на вх-одах схемы И 64 выходного сигнала с выхода 47 пятого разряда, инверсного выходного си1- нала с-выхода 4В шестого разряда счетчика 40 и сигнала, поступающего с выхода 58 дешифратора 49. При этом количество импульсов в группе сигналов запроса регенераций равно тридцати двум, т.е. узел 1 синхронизации на выходных шинах 8 вырабатывает управляющие сигналы, необходимые для регенерации инфопмации в накопителе для тридцати двух строк,, последовательно одна строка за другой. При необходимости регенерации информации по 64, 128 и т.д. стро: накопителя соответственно увеличивают разрядность счетчика 40, количество используемых выходов дешифратора 49, количество схем И 64 и схем НЕ 67. При комбинированном алгоритме регенерации на входы 50-52 дешифратора 49 поступает код, соответствующий количеству импульсов в группе сигналов запроса регенерации. При этом частота следования групп определяется коэЛфициентом деления регулируемого делителя частоты 32, на один из входов 34-38 которого поступает сигнал с возбужденного выхода дешифратора 49. Например, для выполнения регенерации группами по четыре сигнала запроса регенерации в группе сигнал сброса триггера 62 вьтрабатывается соответствующей схемой И 64 при совпадении на ее входах сигнала с выхода 44 второго разряда, инверсного сигнала с выхода ,45 третьего разряда счетчика 40 и сигнала с выхода 55 дешифЬатора 49. При этом сигнал с выхода 55 дешифратора 49 поступает на вход 35 делителя 32 частоты, так что частота следования сигналов на его выходе. 39 по отношению к частоте следования сигналов на входе 33 делителя 32 оказывается поделенной в четьоре раза, т.е. выполняется регенерация информации . подряд четырех :;трок накопителя, затем осуществляется обрашение к накопителю для чтения или записи информации, затем снова выполняется регенерация следующих четырех строк подряд и так далее. Таким образом, предлагаемое устройство позволяет автоматически перестраивать алгоритм регенерации информации в накопителе запоминающего устройства с ячейками памяти на МДП-транзисторах динамического типа. Управление пере-стройкой алгоритма регенерации может осуществляться как на программном, так и на микропрограммном уровнях, при этом -автоматически выполняется условие, что информация в каждой ячейке памяти накопителя должна быть восстановлена не позднее, чем через время, равное . Технико-экономический эффект данного предложения состоит в том, что автоматическая перестройка алгоритма регенерации позволяет, приспосабливая его к -режиму работы процессора и к классу решаеглых задач, исключить потери производительности процессор из-за вынужденного простоя во время цикла регенерации. Эти потери особенно ощутимы (более 20%). при работ процессора с большигли массивами дан ных, а также при пересылках больших массивов информации из дополнительной памяти или внешних устройств в основную память на МДП-транзисторах или обратно. Тем самым существенно повышается эффективность использова ния блока управления и запоминающего устройства в целом, Автоматическая перестройка алгоритма регенерации позволяет также унифицировать блок управления при применении запоминаювтих устройств н МДП-транзисторах в специализированных устройствах различного назначэния. Например, при применении запом нающего устройства в составе интеллектуальных дисплеев при выводе информации на экран трубки целесообразно применять групповой алгоритм регенерации, реализуе ый во время о ратного хода луча развертки, в то время как при обработке информации процессором целесообразно использовать распределенный или комбинирова ный алгоритм регенерации. Формула изобретения Блок управления для запоминающего устройства, содержащий узел синхронизации, тактовый вход которого соед нен с тактовым выходом узла связи, выходы синхронизации - со входами синхронизации узла связи и узла оеге нерации, входы запроса регенерации которых соединены со входом запроса регенерации узла синхронизации, а ад ресный вход узла связи соединен с адресным выходом узла регенерации, причем управляющие и информационные входы и выходы узла синхронизации и узла: связи подключены к соответст вующим шинам, отличающийс тем, что, с целью повьошения произво дительности блока за счет автоматической перестройки режима работы, в него введен узел выбора режима, содержащий регулируемый делитель частоты, генератор импульсов, счетчик, дешифратор, триггер, инверторы, элемент задержки и элементы И и ИЛИ, выходы счетчика подключены к первым входам и через первые инверторы - .ко вторым входам соответствующих первых элементов И, третьи входы которых соединены с соотв тствую11ими выходами дешифратора и входами регулируемого делителя частоты, выходы первых элементов И соединены со входами первого элемента ИЛИ, выход которого соединен со входом сброса счетчика и со входом сброса триггера, :зход установки которого соединен с выходом второго элемента И, первый вход которого подключен к выходу регулируемого делителя частоты,а второй вход через второй инвертс3 подключен к соответствующему выходу деишфратора и к первому входу третьего элемента И, второй вход которого соединен со входом запуска регулируемого делителя частоты и с выходом запроса регенерации узла регенерации, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход кото- . рого соединен с вь1ходом четвертого элемента И, первый вход которого через элемент задержки подключен ко входу запуска счетчика и к выходу генератора, вход которого соединен с выходом триггера и вторым входом четвертого элемента И, выход второго элемента ИЛИ подключен ко входу запроса регенерации узла синхронизации, а входы де1чифратора подключены к соответствующим шинам управления. Источники информации, принятые во внимание при экспертизе 1. Старое Ф.Г. и Крайдмер Л.П. Полупроводниковые интегральные запоминающие устройства. Л., 1973, с.76. 2.. А MECL 10000 Main Frame Memory System Employing Dinamic MOS RAM. Motorola Semiconductor Products, Jno, 1972.