Встроенный мультиплексный канал Советский патент 1980 года по МПК G06F3/04 

(54) ВСТРОЕННЫЙ МУЛЬТИПЛЕКСНЫЙ КАНАЛ

I

Изобретение относится к вычислительной технике и может быть использовано при конструировании мультиплексных каналов ввода-вывода встроенного типа, использующих в своей работе оборудование процессора.

Известен встроенный канал, содержащий регистр данных, регистр управляющего слова, соединенные по входу и выходу с информационной магистралью оперативной памяти, блок управления, соединенный с регистрами данных и управляющего слова 1.

Недостатком этого канала является загрузка процессора на все время логического подключения устройства к каналу.

Известен также мультиплексный канал, содержащий информационный регистр, блок управления, -ключи, элемент И причем первые входы ключей подключены к выходам информационного регистра, вторые входы ключей подключены к блоку управления, вход элемента И подключен к блоку управления 2.

Недостатком этого канала является также загрузка процессора на все время логического подключения устройства к каналу.

Цель изобретения - расширение функциональных возможностей канала.

Указанная цель достигается тем, что в канал, содержащий информационный регистр, блок управления, ключи, первые входы которых подключены к первой группе выходов информационного регистра, вторые входы ключей подключены к блоку управления, первый элемент И, первый вход которого подключен к блоку управления, а

10 второй вход первого элемента И подключен к шине управления интерфейса, вторая группа выходов информационного регистра и первая группа его входов являются соответственно входами и выходами канала, подключенными к информационной магистрали процессора, вторая группа входов информационного регистра является входами устройства, а выходы ключей - выходной информационной щиной интерфейса, управляющие входы информационного регистра и

2Q управляющие входы блока управления являются входными шинами микроопераций процессора, дополнительно введены триггер, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, первый и

второй инверторы, элемент задержки, причем первый вход первого элемента ИЛИ и вход элемента задержки объединены с управляюн1ими входами блока унравления, второй вход нервого элемента ИЛИ подключен к блоку управления, входы нервого и второго инверторов подключены к шинам управления интерфейса, первый вход второго элемента И объединен ео входом первого инвертора, а его второй и третий входы подключены соответственно к выходу элемента задержки и выходу второго инвертора, единичный вход триггера подключен к выходу второго элемента И, а его нулевой вход - к выходу первого элемента ИЛИ, первый вход третьего элемента И подключен к единичному выходу триггера, а его второй вход подключен к шине управления интерфейса, первый вход четвертого элемента И подключен к единичному выходу триггера, а его второй вход подк.чючен к пыходу nepBOio инвертора, входы второго элемента ИЛИ подключены к выходу третьего элемента И и первого элемента И.

На фиг. I и 2 приведена блок-схема. Схема устройства, содержит информационный регистр 1, ключи 2, блок 3 управления, нервый элемент 4 И, второй элемент 5 И, третий элемент 6 И, четвертый элемент 7 И, нервый эле.меят 8 ИЛИ, второй элемент 9 ИЛИ, первый п.нвертор 10, второй инвертор 11, элемент задержки 12, триггер 13, триггер 14 уиранления передачей, триггер 15 занятости канала, информационная ма1истраль 16 процессора, входные шины 17 микроопераций процессора, линии 18 условий ветвления процессора, линия 19 микропрерываний процессора, выходная информационная шина 20 интерфейса, в.ходы 21 устройств, выходные линии 22 управления интерфейса, линия 23 подтверждения приема-выдачи байта, входные шины 24-27 (линии унравления интерфейса, линии 28-29 .микроопераций процессора.

Устройство работает следующим образом Когда канал свободен, триггер 15 находится в нулево.м состоянии и блок 3 управления вырабатывает сигнал выборки, который ноступает в одну из линий 22 и носледовате.тьно опрашивает подключенные к интерфейсу внешние устройства (ВУ). То из них, которое готовое принять из канала либо передать в канал данные, устанавливает на Н1инах 21 свой адрес и вырабатывает сигнал унравления установлением связи, который поступает в канал по линии 26. От этого сигнала срабатывает первый элемент 4 ti, ())ормирующий первый сигнал микропрерывания, который проходит через второй элемент 9 ИЛИ ;i по линии 19 поступает в процессор. Последит, находившийся до этого момента в режиме счета, переключаетСИ в режим ввод-вывода, и в работу вызывается микропрограмма обслуживания канала. В местной памяти сохраняется содержимое регистров процессора, используемых этой микропрограммой. Микропрограмма устанавливает триггер 15, который, оставаясь в единичном состоянии до момента прекращения связи с данными БУ, блокирует на это. время формирование сигнала выборки и новторное возбуждение первого сигнала микропрерывания. Затем в регистр 1 принимается с шин 21 адрес ВУ, который далее ноступает по шинам 16 в процессор и используется там для формирования адреса управляющего слова устройства (УСУ) в памяти подканалов. УСУ содержит код операции (чтение или запись), а также адрес и счет, определяющие расположение данных в оперативной памяти. УСУ считывается из памяти подканалов и размещается в регистрах процессора. Блок 3 вырабатывает и устанавливает на одной из линий 22 сигнал подтверждения приема адреса ВУ.

Далее микропрограмма анализирует входной сигнал управления передачей данных по линии 25. С появлением этого сигнала производится прием либо выдача байта данных. Если выполняется операция чтения, байт данных с шин 21 принимается в регистр 1 и далее по магистрали 16 передается в оперативную па.мять для зап-иси. Если выполняется операция записи, байт данных считывается из оперативной памяти, помещается в регистр I и через открытые ключи 2 устанавливается на шинах 20. Затем сигналом микрооперации на линии 28 устанавливается триггер 14, фор.мирующий выходной сигнал управления передачей данных. Этот сигнал поступает в интерфейс по линии 23 и уведомляет внешнее устройство, что байт данных принят либо выдан канало.м. Одновременно производится коррекция на единицу адреса и счета в УСУ. Скорректированное УСУ возвращается в память подканалов, в регистрах нроцессора остается его копия. После этого микропрограмма опять анализирует сигнал на линии 25. Когда он исчезнет, сигналом микрооперации на линии 29 сбрасывается триггер 14, сигнал на линии 23 снимается, (игнал микрооперации на линии 29 поступает также через за.т,ержку 12 на вход второго элемента 5 И, формирчюшего сигналы установки триггера 13.

Далее микропрограмма анализирует сигР1алы на линиях 26, 27 и 25. Если БУ установило связь (. каналом для передачи одного байта, на линии 26 сни.мается. Задержка, вп.си.;ая элементо.м 12, имеет такую величину, что сигнал на линии 26 снимается до тою, как появится сигнал на выходе заде|)жки. Следовательно, на входе элемента 5 И совпаденпя Ciiriia.i не возникает и триггер 13 остаетс;: нулевом состоянии. Микро 1рограмма iio отс егв1:ю сигнала на линии 26 ipoii-UisMHr сброс тршгера 15 и восстановление .ч рег ;стр;;х npoiieccopa информации, хранившейся там в момент микропрерывания. Процессор возвращается в режим счета для пpoдOv жeния вычислений, канал освобождается.

Если сигнал на линии 26 не успевает сброситься до появления сигнала на выходе задержки 1, срабатывает элемент 5 И и устанавливается триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора, но не сбрасывает триггер 15. Процессор возвращается в режим счета, канал остается занятым. Когда сигнал на линии 26 снимается, сработает элемент 7 И, выходной сигнал которого сбрасывает триггер 15. Сигнал с нулевого выхода последнего проходит через элемент 8 ИЛИ и сбрасывает триггер 15. Канал освобождается и устанавливается в исходное состояние.

Если ВУ установило связь с каналом для передачи в монопольном режиме группы байтов, сигнал на линии 26 сохраняется. Сигнал на линии 25, которым запрашивается прием либо выдача следующего байта, может появиться до либо после возникновения сигнала на выходе задержки 12. Первый случай характерен для работы с относительно высокоскоростными ВУ. у которых период следования запросов соизмерим с временем, затрачиваемым каналом на передачу байта. В этом случае передача данных происходит без возврата процессора в режим счета. Срабатывание элемента 5 И блокируется нулевым уровнем на выходе второго инвертора 11, триггер 13 остается в нулевом состоянии. Восприняв сигнал на линии 25, микропрограмма выполняет передачу байта и сопутствующие действия.

Если быстродействие ВУ существенно ниже скорости канала в монопольном режиме, сигнал на выходе задержки 12 появляется до возникновения запроса на линии 25. В этом случае передача данных происходит с возвратом процессора в режим счета на время ожидания запроса. От сигнала на выходе задержки 12 срабатывает элемент 5 И и устанавливается триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора, но не сбрасывает триггер 15. Микропрограмма также сохраняет в местной памяти текущее значение УСУ либо адрес памяти подканалов, где она хранится. Процессор возвращается в режим счета, канал остается занятым. Когда возникает сигнал на линии 25, сработает третий элемент 6 И, формирующий второй сигнал микропрерывания, который проходит через элемент 9 ИЛИ и по линии 19 поступает в процессор. Процессор вновь переключается в режим ввода-вывода, микропрограмма обслуживания канала сохраняет содержимое регистров и далее, разветвивщись по наличию сигнала на линии 27, выходит на продолжение монопольной передачи данных. На основании инфор,мации, хранящейся в местноГ памят;;, отыс кивается и помещается в регистры УС.. Затем выполняется передача байта и связанные с этим действия. Попутно сигналом микрооперации на линии 28 сбрасывается 5 триггер 13.

Величиной задержки определяется граница диапазонов скоростей ВУ, которым соответствует монопольная работа с возвратом либо без возврата процессора в режим счета. В частности, при нулевой задержке

0 всегда имеет место возврат. Конкретное значение задержки устанавливается в зависимости от скоростей передачи данных реальными ВУ с учетом времени, затрачиваемого каналом на передачу байта и

j сохранение-восстановление регистров и УСУ. Предложенный канал обеспечивает экономию машинного времени при выполнении монопольпой передачи данных с внешними устройствами, что достигается переключением процессора в режим счета на время

0 ожидания каждого очередного вопроса. Так. при быстродействии внешнего устройства 64 тыс. байтов в секунду и пропускной способности канала 300 тыс. байтов в секун.ту экономится 79% времени выполнения операции ввода-вывода.

Предложенное техническое решение создает экономию машинного времени и в мультиплексном режиме работы в тех случаях, когда внешнее устройство разрывает связь с каналом с больщим запаздыванием по отнощению к моменту передачи байта данных.

Формула изобретения

3i

Встроенный мультиплексный кзнал, содержащий ключи, первые входы которых подключены к первой группе выходов информационного регистра, вторые входы ключей

0 подключены к блоку управления, первый элемент И, первый вход которого подключен к блоку управления, а второй вход первого элемента И, подключен к щине управления интерфейса, вторая группа выходов информационного регистра и первая группа его

5 входов являются соответственно входами и выходами канала, подключенными к информационной магистрали процессора, вторая группа входов информационного регистра является входами устройства, а выходы ключей - выходной информационной шиной интерфейса, управляющий вход информационного регистра и управляюцхие входы блока управления являются входными шинами микроопераций процессора, отличающийся тем, что, с целью расширения функциональных возможностей канала в него введены триггер, второй, третий и четвертый элементы И, первый и второй элемент ИЛИ, первый и второй инверторы, элемент задержки.

причем первый вход первого элемента ИЛИ и вход элемента задержки подключены к управляющим входам блока управления, второй вход первого элемента ИЛИ подключен к выходу блока управления, входы первого и второго инверторов подключены к шине управления интерфейса, первый вход второго элемента И соединен со входом первого инвертора, а его второй и третий входы подключены соответственно к выходу элемента задержки и выходу второго инвертора, единичный вход триггера подключен к выходу второго элемента И, а его нулевой вход - к выходу первого элемента ИЛИ, первый вход третьего элемента И подключей к единичному выходу триггера, а его второй вход - к шине управления интерфейса, первый вход четвертого элемента И подключен к единичному выходу триггера, а его второй вход - к выходу первого инвертора, входы второго элемента ИЛИ подключены к выходу третьего элемента И и первого элемента И.

Источники информации, принятые во внимание при экспертизе

1.Каналы ввода-вывода ЕС-1020, М., «Статистика, 1976.

2.Патент Великобритании № 1108804. кл. G 06 F 1971 (прототип).

Фаг.2