Устройство для формирования команд Советский патент 1980 года по МПК G06F9/06 

1

Изобретение относится к вычислительной технике и может быть использовано в блоке центрального процессора для вызова команд и оперативной памяти и формирования команд для выдачи их на исполнительные устройства.

Известно устройство для формирования команд, содержащее узел для выделения команды, выход которого соединен с командным выходом блока, четыре регистра команд, выходы которых соединены с соответствующими входами узла выделения команды, узел коммутации командных слов, выходы которого соединены со входами соответствующих регистров команд, буферную память, выходы которой соединены с соответствующими входами узла коммутации командных слов , а информационный вход - с информационным входом блока, адресный коммутатор, выход которого соединен с адресным выходом блока, адресную память, индикаторный выход которого соединен с управляющим входом адресного коммутатора, а адресный выход - с адресным входом буферной памяти, узел приращения командного адреса, регистр текущего командного адреса, выход которого соединен со входом

узла приращения командного адреса, регистр очередного командного адреса, выход которого соединен со входами адресной памяти, адресного коммутатора и регистра текущего командного адреса, дещифратор, выJ ходы которого соединены с управляющими входами узлов выделения команды и коммутации командных слов, буферный регистр, сумматор длины команды, выход которого соединен со входом буферного регистра, а первый вход - со входом длины команды

10 блока, регистр адреса выделяемой команды, выход которого соединен со входом дещифратора и вторым входом сумматора длины команды, первый и второй узлы коммутации, первые и вторые входы которых соединены соответственно со входами адреса перехода и адреса прерывания блока, третьи входы - соответственно с выходами узла приращения командного адреса и буферного регистра, а выходы - соответственно со входами регистров очередного командного ад2Q реса и адреса выделяемой команды 1. В этом устройстве исполнительный адрес не задан в команде явно. Команды считывания, записи и ветвления содержат информацию о регистре, где хранится база сегмента и смещение. Поэтому формирование исполнительного адреса, который является адресом обращения в оперативную и буферную памяти, включает этап суммирования базы сегмента со смещением, обуславливающий больщую длительность выполнения операции ветвления, что и является недостатком этого командного блока.

Наиболее близким к предлагаемому является устройство формирования команд, содержащее регистр адреса, адресный сумматор, выход которого соединен со входом регистра адреса, регистр адреса команды, вхрд которого соединен с выходом регистра адреса, а выход - с первым входом адресного сумматора, регистр смещения, регистр базы, выходы которых соединены соответственно со вторым и третьим входами адресного сумматора, стек, содержащий множество регистров, выход которого соединен со входом регистра базы и с информационным выходом блока, а вход - с первым входом блока, узел подготовки команды, выход которого соединен с командным выходом блока, входом регистра смещения и адресным входом стека, первый регистр команды, выход которого соединен с первым входом узла подготовки команды, второй регистр команды, выход которого соединен со входом первого регистра команды и со вторым входом узла подготовки команды, узел коммутации данных, выход которого соединен со входом второго регистра команды, буферную память, информационный вход которой соединен со вторым входом блока, а выход - с первым входом узла коммутации данных, адресную память, выход которой соединен со вторым входом узла коммутации данных, узел приращения, коммутатор, выход которого соединен со входом узла приращения, первый адресный регистр, второй адресный регистр, выходы которых соединены соответственно с первым и вторым входами коммутатора, регистр сравнения, выход которого соединен со входом первого адресного регистра и с третьим входом узла коммутации данных, регистр адреса буферной памяти, первый вход которого соединен с выходом регистра адреса, второй вход - с выходом узла приращения, а выход - со входами второго адресного регистра, регистра сравнения, адресной памяти и адресным входом буферной памяти.

Центральный процессор, в состав которого входит это устройство, представляет собой поточную линию обработки команд, причем одновременно в обработке может находиться до семи команд при условии, что разрывы в потоке дешифрируемых команд отсутствуют. Дешифрация команды ветвления, например, команды безусловного перехода, вызывает разрыв в потоке команд, время которого определяется как сумма времен подготовки команды, считывания базы из стека регистров на регистр базы, суммирования значений, хранящихся на регистрах базы и смещения, передачи исполнительного адреса с регистра адреса на регистр адреса буферной памяти и считывания первой команды новой ветви на второй регистр

команды и выдача ее на узел подготовки команды 2.

Недостаток этого устройства состоит в его Низком быстродействии, так как этапы считывания базы из стека регистров и суммирования базы со смещением замедляют

выполнение ветвления.

Кроме того, выдача командным блоком запроса по регистру адреса команды приводит к считыванию команд либо из буферной памяти, если требуемая ик )ормаци размещена в ней, либо из оперативной памяти, если этой информации нет в буферной памяти. При обращении к оперативной памяти считывается блок слов, который помещается в буферную память.

За время этой операции продолжается

дешифрация команд, находящихся в первом и втором регистрах команды. Такая степень буферизации команд рассчитана на определенное быстродействие оперативной памяти. Применение более медленной памяти в качестве оперативной приведет к разрывам в потоке дешифруемых команд. Жесткие требования к быстродействию оперативной памяти, ограничив 1юшие быстродействие устройства и проц ссора также являются недостатком данно устройства.

Цель изобретения - :о,, шение быстродействия устройства.

Поставленная цель л стигается тем, что в командный блок, соде жащий первый адресный сумматор, выход которого соединен 5 с первым адресным вухо.с-м устройства, буферный регистр индекса, регистры базы, выходы которых соединен соответственно с первым и вторым вxoдa -i первого адресного сумматора, узел базо ,ix регистров, первый вход и выход котор j о соединены соств ветственно с первым ин юрмационным входом устройства и вхо/. )м регистра базы, дещифратор длины комг-нды, узел формирования индекса команды, первый вход которого соединен с выходо;.; дешифратора.длины команды, узел подгс овки команды, выход которого соединен с к ;мандным выходом устройства, входом буферного регистра индекса, вторым входом узла базовых регистров и входом дешифрат ра длины команды, счетчик индекса командь.. первый вход KOTOO рого соединен с выходом узла формирования индекса команды, а выход - со вторым входом узла формирования индекса команды и с первым управляющг входом узла подготовки команды, регистр адреса назначения, буферную память, информационный вход которой соединен со вторым нкформаинонным входом устройства, первый н втогюй регистры команды, входы которых соединены с выходом буферной памяти, а выходы -

соответственно с первым и вторым информационными входами узла подготовки команды, триггер значимости команд, первый вход которого соединен с блокировочным выходом буферной памяти, выход - со вторым управляющим входом узла подготовки команды, обнуляющий выход которого соединен со вторым входом триггера значимости команд, группу элементов ИЛИ, выход которой соединен с индикаторным выходом устройства, память битов значимости, выход которой соединён с третьим входом триггера значимости команд и с первым входом группы элементов ИЛИ, память битов ожидания, выход которой соединен со вторым входом группы элементов ИЛИ, узел коммутации и счетчик считывания, причем первые адресные входы буферной памяти и памятей битов значимости и ожидания соединены со входом записи устройства, первый выход счетчика считывания соединен со вторыми адресными входами памятей битов значимости и ожидания, а второй - с первым входом узла коммутации, выход которого соединен со входом счетчика считывания и вторым адресным входом буферной памяти, выход регистра адреса назначения соединен с третьими адресными входами памятей битов значимости и ожидания и с выходом адреса назначения устройства введены регистр очередного сектора, выход которого соединен со вторым входом узла коммутации, адресная память индексов, первый выход которой соединен со вторым входом счетчика индекса команды, а второй выход - с первым входом регистра очередного сектора и с третьим входом узла коммутации и первым входом регистра адреса назначения, адресная память баз, выход которой соединен со входом совпадения адресной памяти индексов, а первый и второй вхо ды обнуления - соответственно с первым и вторым входами обнуления устройства, счетчик сектора, вход которого соединен с индикаторным выходом адресной памяти индексов, первый выход - с четвертым входом узла коммутации, вторыми входами регистра адреса назначения и регистра очередного сектора, второй выход - с управляющими входами адресных памятей индексов и баз, узел управления подкачкой, выход которого соединен с управляющим выходом устройства, второй адресный сумматор, выход которого соединен со вторым адресным выходом устройства, счетчик приращения программного индекса, регистр программного индекса, первый вход которого соединен с индексным входом устройства, второй Вход - с выходом счетчика приращения программного индекса, а выход - с первыми входами адресной памяти идексов и второго адресного сумматора, со входом счетчика приращения программного индекса и с первым входом узла управления подкачкой, регистр программной базы, выход которого соединен с первым входом адресной п,мяти

баз и со вторым входом второго адресного сумматора, причем вход регистра программной базы соединен со вторым входом адресной памяти баз и базовым входом устройства выход узла подготовки команды соединен с J третьим входом регистра программного индекса и вторым входом адресной памяти индексов, выход счетчика индекса команды соединен со вторым входом узла управления подкачкой.

На чертеже представлена, блок-схема 0 устройства, содержащая буферный регистр 1 индекса, первый адресный сумматор 2, узел 3 формирования индекса команды, дещифратор 4 длины команды, узел 5 базовых регистров, регистр 6 базы, узел 7 подготовки команды, счетчик 8 индекса команды, первый 9 и второй 10 регистры команд, триггер 11 значимости команд, группа элементов ИЛИ 12, буферная память 13, память 14 битов значимости, память 15 битов ожидания, узел 16 коммутации, счетчик 17 0 считывания, регистр 18 адреса назначения, регистр 19 очередного сектора, адресная память 20 индексов, адресная память 21 баз, счетчик 22 сектора, узел 23 управления подкачкой, второй адресный сумматор 24, регистр 25 программного индекса, регистр 26 5 программной базы, счетчик 27 приращения программного индекса, индексный вход 28, базовый вход 29, первый вход обнуления 30, второй вход обнуления 31, первый информационный вход 32, второй информационный вход 33, вход 34 адреса записи, управляющий выход 35, второй адресный выход 36, выход 37 адреса назначения, индикаторный выход 38, командный выход 39, первый адресный выход 40.

Устройство работает следующим обрау зом.

Программы пользователей и операционной системы представляют собой совокупность процедур, каждая из которых обладает свойством повторной входимости. Доступ к командам и данным процедур осуществляо ется через таблицы управляющих слов - дескрипторов, каждый из которых описывает некоторую логическую область памяти произвольной длины. В общем случае дескриптор содержит базу (адрес начала массива некоторой процедуры и величину, определяющую размер массива). Доступ к слову, расположенному внутри массива, осуществляется путем операции индексирования соответствующего дескриптора. Сущность этой операции состоит в следующем. Команды 0 считывания, записи и ветвления включают в себя информацию о расположении дескриптора и индекс - смещение нужного слова относительно базы. Из дескриптора выделяется база и суммируется с индексом. Полученный таким образом исполнительный адрее идентифицирует расположение требуемого слова в оперативной памяти.

Операционная система осуществляет динамическое распределение основной памяти

для объектных сегментов и массивов данных переменных размеров по мере обращения к ним во время выполнения программы.

Так как объективные сегмены одного вычислительного процесса не обязательно должны располагаться в памяти последовательно один за другим, память распределяется с максимальной плотностью.

Каждый командный сегмент соответствующей процедуры логически делится на секторы, например, по 16 слов. Последние секторы могут быть неполными, поскольку размер сегмента - величина случайная. Буферная память 13 устройства является памятью секторного типа и также логически делится на равные секторы по 16 слов и содержит, например, 32 сектора. Любой сектор оперативной памяти может быть размещен в любом секторе буферной памяти 13. Соответствие между секторами по оперативной и буферной памятям устанавливается с помощью адресных памятей баз 21 и индексов 20. Ячейки этих адресных памятей можно объединить в пары «база-индекс так, что каждая пара хранит базу сегмента, информация которого размещена в соответствующем секторе буферной памяти, и индекс - номер сектора в сегменте. Особенность адресных памятей, построенных таким образом, состоит в том, что каждая пара «база-индекс определяет логическую принадлежность информации, хранимой в соответствующем секторе буферной памяти, к некоторой процедуре, причем номер ячейки в таблице дескрипторов командных сегментов, содержащей дескриптор этой процедуры, фактически соответствует имени процедуры.

Действия, выполняемые устройством, можно разделить на три вида: предварительная подкачка информации из оперативной памяти в буферную память 13; считывание командных слов из буферной памяти 13 и формирование потока команд с максимальной плотностью две команды за такт; выполнение ветвлений.

Подкачка информации из оперативной памяти в буферную производится блоками по четыре слова. Наличие требуемой информации в буферной памяти 13 определяется индикаторами значимости, которые расположены в адресной памяти баз 21, памятью 14 битов значимости и памятью 15 битов ожидания. Единица в индикаторе значимости означает, что соответствующий сектор буферной памяти 13 выделен под размещенные в нем информации той процедуры, база которой хранится в соответствующей ячейке адресной памяти 21, а индекс сектора этой информации - в соответствующей ячейке адресной памяти 20. Памяти 14 и 15 являются прямоадресуемыми, количество их ячеек равно количеству секторов буферной памяти 13. Каждая ячейка этих памятей

хранит по четыре бита, позиции которых соответствуют номерам блоков в секторе.

Единица в бите памяти 14 означает занятость соответствующего блока. Единица в бите памяти 15 означает, что на соответ5 ствурщий блок выдан запрос в оперативную память.

Выполнению процедуры предществует анализ метки процедуры, занесение соответствующих дескрипторов в узел 5 базовых регистров через первый информационный 10 вход 32 (коррекция статической цепочки), чтобы обеспечить .операциям считывания и записи доступ к параметрам процедуры, которые определены контекстом. Кроме того, дескриптор командного сегмента считывается из таблицы дескрипторов, размещенной в оперативной памяти, а выделенная из него база поступает через базовый вход 29 на регистр 26 программной базы. Индекс первой команды выделяется из метки процедуры и через индексный вход 28 поступает на регистр 25, с которого через адресную память 20 передается с ее первого выхода на счетчик 8. Регистр 25 определяет уровень подкачки команд из оперативной памяти, а счетчик 8 - уровень дещифрации команд.

Задавая некоторую критическую разность между уровнями подкачки и дещифрации, можно регулировать степень буферизации команд в буферной памяти 13, которая зависит от количества дещифрируемых команд во время, необходимое для подкачки

0 слова из оперативной памяти. До тех пор пока разность между значением регистра 25 и счетчика 8 не достигнет критической, узел 23 выдает на управляющий выход 35 сигнал, означающий, что необходимо выдать запрос в память, чтобы обеспечить запас

нерасшифрованных командных слов. При этом сигналы с выходов регистров 25 и 26 поступают на входы второго адресного сумматора 24 и на первые входы адресных памятей 20 и 21. На втором адресном выходе 36 формируется исполнительный адрес блока, а также производится предварительный анализ на присутствие требуемой информации в буферной памяти 13. Содержимое регистра 26 сравнивается с содержимым ячеек адресной памяти 21, а регистра 25 -

5 ячеек адресной памяти 20. Состояние индикаторного выхода адресной памяти 20 указывает, произошло ли сравнение с одной из пар «блок«индекс. Если сравнения нет, то значение счетчика 22, который хранит номер сектора, подлежащего замещению, пе редается на регистр 18, на вход которого поступает со второго выхода адресной памяти 20 разряды, означающие номер блока в секторе. Образованный таким образом адрес поступает на выход 37 и вместе с исполнительным адресом по второму адресному выходу 36 как запрос к оперативной памяти. В дальнейщем адрес назначения будет сопровождать информацию, вызванную из оперативной памяти, в качестве адреса

записи в буферную память 13. После выдачи запроса в память по адресу, который хранится на регистре 18, обнуляются ячейки памяти 14 и бит, соответствующий вызываемому блоку, в ячейке памяти 15. Далее содержимое регистров 25 и 26 записывается в соответствующие ячейки адресных памятей 20 и 21, причем номер ячейки определяется по второму выходу счетчика 22, который изменяет свое значение на единицу, а на регистр 25 принимается код индекса очередного блока требуемой информации с выхода счетчика 27.

Если же произошло сравнение с одной из пар «база-индекс, то код со второго выхода адресной памяти 20 поступает на регистр 18, содержимое которого является адресом, по которому считываются из памятей 14 и 15 соответствующие биты значимости и ожидания, которые поступают на группу элементов 12. Наличие битов значимости или ожидания для требуемого блока вызывает прерывание запроса в оперативную память, а на регистр 25 принимается код с выхода счетчика 27.

Отсутствие бита значимости и бита ожидания для требуемого блока приводит к считыванию информации из оперативной памяти, при этом в качестве адреса назначения используется содержимое регистра 18, в соответствующий бит ожидания записывается единица, а на регистр 25 также принимается код с выхода счетчика 27.

В зависимости от состояния управляющего выхода 35 устройство переходит либо к формированию очередного запроса в память, либо временно прекращает предварительную подкачку команд в буферную память 13. Создание необходимого запаса команд для дещифрации исключает разрывы в потоке команд, связанные с ожиданием информации на линейных участках программы.

Четыре слова блока, вызванные из оперативной памяти, поступают через второй информационный вход 33 в буферную память 13 последовательно друг за другом, причем каждое слово сопровождается адресом назначения, поступающим на вход 34, который соединен также с первыми входами памятей битов значимости 14 и ожидания 15, поэтому ЕГместе с записью последнего cj}oва блока в буферную память 13 в соответствующий бит памяти 14 записывается единица, а в бит памяти 15 - нуль. Считывание из буферной памяти 13 осуществляется по счетчику 17, содержимое которого увеличивается на единицу при считывании каждого слова. Первый адрес считывания поступает либо со счетчика 22, если сравнения с ячейками адресных памятей 21 и 20 не произощло, либо со второго выхода адресной памяти индексов при наличии сигнала сравнения, через узел 16 коммутации непосредственно в буферную память 13 и на счетчик 17, который представляет собой регистр со схемой приращения.

Когда все слова некоторого сектора буферной памяти 13 считаны на дешифрацию, часть счетчика 17, означающая номер сектора, обновляется с регистра 19 через узел 16. Код на регистр 19 поступает с выхода счетчика 22, либо со второго выхода адресной памяти 20 при предварительном считывании нулевого блока сектора.

Таким образом всегда заранее известен

о сектор, в котором размещается продолжение программы. Слова, считанные из буферной памяти 13, поступают поочередно на первый 9 и второй 10 регистры команд. Одновременно из памяти 14 считывается соответствующий бит, и триггер 11 устанавливается в положение, означающее занятость первого 9 или второго 10 регистров команд. Длина слова оперативной и буферной памятей 13 и регистров команд составляет в данном случае восемь байтов. Команды представляют

0 собой плотно упакованный байтовый массив. длина команд переменна и кратна байту. Узел 7 выделяет пять байтов из регистров команд так, что код операции выделенной команды оказывается прижатым влево. Номер левого байта определен счетчиком 8.

Дешифратор 4 после анализа кода операции вырабатывает величину приращения, которую необходимо просуммировать с содержимым счетчика 8, чтобы перейти к подготовке следующей команды. Когда в потоо ке команд встречаются две команды и возможно их независимое и одновременное выполнение, счетчик 8 корректируется на длину двух команд. После полной дещифрации одного из регистров команд 9 или 10, узел 7 по обнуляющему выходу изменяет состояS ние триггера 11, что приводит к считыванию очередного командного слова из буферной памяти 13 на соответствующий регистр команд 9 или 10.

При обработке команд считывания или записи на первом адресном сумматоре 2

формируется исполнительный адрес, который выдается через первый адресный выход 40. Слагаемыми для формирования исполнительного адреса являются база, которая считывается из узла 5 на регистр 6 по

j адресу, заданному в команде, и индекс, также заданный в команде, который задерживается на буферном регистре 1.

Команды ветвления делятся на два типа - непосредственные и динамические. Непосредственные передают управление на другие команды текущей процедуры и включают в себя, кроме кода операции, индекс первой команды новой ветви, т. е. индекс перехода. Динамические команды ветвления передают управление на команды других процедур, что приводит к коррекции статической цепочки и равнозначно входу в новую процедуру. Динамические команды ветвления встречаются в потоке команд намного реже непосредственных команд и здесь не рассматриваются. Появление на выходе узла 7 непосредственного перехода приводит к разрыву в потоке дешифрируемых команд, во время которого индекс перехода поступает на второй вход адресной памяти 20 и на третий вход регистра 25. Далее происходит анализ на присутствие требуемой информации в буферной памяти 13 и считывание ее на регистры команд, если результат анализа положительный. Таким образом устройство при выполнении ветвлений на команды, расположенные в буферной памяти, исключает эти формирования исполнительного адреса перехода. Операция ветвления сводится лишь к передаче индекса перехода, заданного в команде, в адресную память индекса и считывании из буферной памяти первой команды новой ветви на регистры команд, что сокращает время выполнения ветвления примерно в два раза. Кроме того устройство осушествляет предварительную подкачку команд в буферную память с достаточной степенью буферизации, что исключает перерывы в дешифрации команд, связанные с ожиданием информации на линейных участках программы. Формула изобретения Устройство для формирования команд, содержащее первый адресный сумматор, выход которого соединен с первым адресным выходом устройства, буферный регистр индекса, регистры базы, выходы которых соединены соответственно с первым и вторым входами первого адресного сумматора, узел базовых регистров, первый вход и выход которого соединены соответственно с первым информационным входом устройства и входом регистра базы, дешифратор длины команды, узел формирования индекса команды, первый вход которого соединен с выходом дешифратора длины команды, узел подготовки команды, выход которого соединен с командным выходом устройства, входом буферного регистра индекса, вторым входом узла базовых регистров и входом дешифратора длины команды, счетчик индекса команды, первый вход которого соединен с выходом узла формирования индекса команды, а выход - со вторым входом узла формирования индекса команды и с первым управляюш,им входом узла подготовки команды, регистр адреса назначения, буферную память, информационный вход которой соединен со вторым информационным входом устройства, первый и второй регистры команд, входы которых соединены с выходом буферной памяти, а выходы - соответственно с первым и вторым информационными входами узла подготовки команды. триггер значимости команд, первый вход которого соединен с блокировочным выходом буферной па.мяти, выход - со вторым управляюшим входом узла подготовки команды, об;{уляющий выход которого соединен со вторым входом триггера значимости команд, группу элементов ИЛИ, выход которой соединен с индикаторным выходом устройства, память битов значимости, выход которой соединен с третьим входом триггера значимости команд и с первым входом группы элементов ИЛИ, память битов ожидания, выход которой соединен со вторым входом группы элементов ИЛИ, узел коммутации и счетчик считывания, причем первые адресные входы буферной памяти и памятей битов значимости и ожидания соединены со входом записи устройства, первый выход счетчика считывания соединен со вторыми адресными входами памятей битов значимости и ожидания, а второй - с первым входом узла коммутации, выход которого соединен со входом счетчика считывания и вторым адресным входом буферной памяти, выход регистра адреса назначения соединен с третьими адресными входами битов значимости и ожидания и с выходом адреса назначения устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены регистр очередного сектора, выход которого соединен со вторым входом узла коммутации, адресная память индексов, первый выход которой соединен со вторым входом счетчика индекса команды, а второй выход - с первым входом регистра очередного сектора и с третьим входом узла коммутации и первым входом регистра адреса назначения, адресная память баз, выход которой соединен со входом совпадения адресной памяти индексов, а первый и второй входы обнуления - соответственно с первым и вторым входами обнуления устройства, счетчик сектора, вход которого соединен с индикаторным выходом адресной памяти индексов, первый выход - с четвертым входом узла коммутации, вторыми входами регистра адреса назначения и регистра очередного сектора, второй выход - с управляюшими входами адресных памятей индексов и баз, узел управления подкачкой, выход которого соединен с управляющим выходом устройства, второй адресный сумматор, выход которого соединен со вторым адресным выходом устройства, счетчик приращения программного индекса, регистр программного индекса, первый вход которого соединен с индексным входом устройства, второй вход - с выходом счетчика приращения программного индекса, а выход - с первыми входами адресной памяти индексов и второго адресного сумматора, со входом счетчика прирашения программного индекса и с первым входом уз.та управления подкачкой, регистр программной базы, выход которого соединен с первым входом адресной памяти баз и со вторым вхо