Устройство управления буферной памятью Советский патент 1980 года по МПК G06F9/00 

- / , . ; Изобретение относится к вычислительной технике и может быть.использовано в центральных процессорах ЭВМ высокой производительности. Введение буферных памятей большог объема в состав центральных процессоров является известным способом по вышения быстродействия вычислительно машины в целом. 5уферная память обыч но недоступна программисту и .управляется на динамической основе. Параллельно с выполнением вычисЛений производится подкачка информации из оперативной памяти в буферную с некоторой избыточностью, что обеспечивает высокую вероятность использования; информации, размещенной в буферной памяти. Кроме того, при дбьтаточно большом объеме буферной памяти циклические программы могут размещаться в ней целиком, что приводит к работе процессора исключительно с буферной памятью, которая обладает быстродействием на порядок большим, чем оперативна память. Все это обес печиваёт необходимый положительный эффект. Известно устройство, содержащее буферную память, логически разделенную на 6 равных секторов, а каждый сектор т на 16 блоков, и адресную. Память, с помощью которой устанавливается соотвефетвие между расположёнием идентичной информации в оперативной и буферной памятях, соединенHbie между собой определенным образом, причем адресная память включает множествр регистров сегмента-страницы для хранения адресов сегментов и страниц, секторы которых размещены в буферной памяти, множество регистров сектора, каждый из которых соответствует определенному сектору буферной памяти и содержит номер сектора в странице для.хранимой информации, множество узлов связи, с помощью которых устанавливается, с каким из регистров сегмента-страницы связан каждый регистр сектора, входной регистр испблнительного адреса, вход которого соединен с адресным входом устройства, причем исполнительный адрес разделен на логические поля, означающие номер сегмента, номер страницы в сегменте, номер сектора в странице, номер блока в секторе и номер байта в блоке, мt oж6cтвp узлов сравнения, с помощью которых происходит сравнение полей исполнительного адреса на входном регистре, озн чающих номера сегмента, страницы и сектора, b регистрами сегмента-страницы и сектора, шифратор, входы кот рого соединены с выходами узлов сра нения с целью выработки адреса, требуемой информации по буферной памяти ,ноЛество индикаторов значимости по одному на каждый блок буферной памя индикаторный узел,, соединенный :с. выходами узлов сравнения и индикаторов значимости,предназначенный для определения есть ли требуемая инфор мация в буферной памяти, и узел упра лений последовательностью замещения секторов 1. Упомянутое устройство обеспечивае активную работу процессора с буферно памятью, что значительно .повышает быстродействие всей машины. Однако, как было отмечено, буферная память, недоступна программисту в отличие от оперативной памяти. Воз никают си туации, когда информация изменяется в тех секторах оперативно , которые также размещены в бу ферной памяти/ например при вводе информации из внешних устройств в оперативную память, . В таких случаях адрес изменяемого участка памяти поступает на входной адресный регистр устройства и новая информация вводится также и в буферн Память, Кроме того,изменяются Шйнй обнуления индикаторов значймЬстй, с помощью которых происходит полное обнуление буферной памяти. Занятие буферной памяти на время ввода йнЬормации с внешних устройств является недостатком данного устройства, так как обращения к буферной памяти процессора в этих случаях блокируется, что снижает общее быстродействие вычислительной машины. Наиболее близким по технической сущности к предлагаемому является устройство для частичного обнуления буферной памяти содержащее буферную память, информационные вход и выход которой соединены соответстйеннб с информационнь1ми и выходом устройства, регистр сегмента, вход которого, соединен с первым адресным входом устройства, сумматор, первый вход которого соединен с выходом регистра сегмента, а второй вход со вторым адресным входом устройства, npirteM лишь с той его частью, KOTOpafe ознйчает номер страницы, первь1Й узел коммутаций, пёрвьй вход которого соединен с выходом сумматора, а второй - с третьим адресным входом устройства, означающим номер страницы, данные которой необходимо обнулить в буферной паМяти, адресную память, ячейки которой сгруппированы в таблицу, содержащую строки и столб цы, а ячейка адресной памяти хранит номер страницы, к которой принадлежат соответствуквдие данные в буферной памяти, узел сравнения,первый вход которого связан с выходом первого узлй коммутации, который также соединен со входом записи адресной памяти, две памяти - битов значимости и указателей блока замещения, количество ячеек которых соответствует количеству строк адресной памяти,причем ячейка памяти битов з ачимостихранит биты,равные единице,в позициях,соответствующих значимымадресам в строке адресной памяти,а ячейка памяти указателей блока замеще ния хранит позицию адреса в строке с1йресной памяти,которая будет изменяться при очередном замещений информации в соответствующей строке буферной памяти,регистр задержки,вход которого также соединен со вторым адресным входом устройства,счетчик обнуления,второй узел коммутации,первый вход которого соединен с выходом регистра задержки,второй вход - с выходом счетчика обнуления, а выход- с адресными входами адресной памяти,памяти битов значимости и памяти указателей блока замещения,первый узел управления, выход которого соединен с информационным входом памяти битов значимости, второй узел управления, выход которого соединен информационным входом памяти указателей блока замещения, узел сборки, шифратор, третий узел коммутации, причем выход узла:сравнения соединен со входом шифратора, первьом входом первого узла управления и входом узла сборки, выход которого соединен с индикаторным выходом устройства и управляющим входшл третьего узла коммутации, узел управления . корректором, первый вход которого соединен с выходом памяти битов значимости, который также соединен со вторым входом первого узла управления и управляющим входом узла сравнения корректор, пёрвьай вход которого соединен с выходом узла управления и с выходом памяти указателей блока замещения, который соединен также со вторыми входами узла управления корректором и второго узла управления, дешифратор, вход которого соединен с выходом корректора, .который соединен также со вторым входом третьёг о узла коммутации, а выход - с третьим входом первого узла управления и управляющим входом адресной памяти, регистр адреса, первый вход которого соединен с выходом третьего узла коммутации, второй вход - с выходом .регистра задержки, а выход с адресным входом буферной памяти, кроме того., вход полного обнуления устройства соединен с первыми управляющими входами второго узла коммутации, счетчика обнуления, второго узла управления и с четвертым входом первого узла управления, а ёход частичного обнуления устройства соединён со вторфлми управляющими входами первого узла коммутации, вто рого узла коммутации, счетчика обнуления и пятым входом первого узла управления 2. Устройство предусматривает выполнение процессором двух специальных команд: Обнулить сегмент .и Обн лить страницу. , По команде Обнули сегмент в устройство поступает специальный сигнал,который подключае к адресной шине памяти индикаторов значимости счетчик j значение которбго изменяется от нуля до максимального, С каждым шагом изменения счетчика устанавливаются в нуль индикато значимости соответствующей строки адресной памяти до тех пор, пока все индикаторы не обнулятся. По команде Обнулить страницу в устройство поступает другой сигнал, который так же запускает счетчик для адресации памяти индикаторов значимости и адре ной памяти. Кроме того, к узлу сравнения подключается шина, по которой поступает номер обнуляемой страницы. Сравнение с адресами, считанными из адресной памяти, вызывает запись нулей в соответствующие разряды памяти индикаторов значимости. После сравнения со всеми адресами, хранящимися в адресной памяти, индикаторы значимости блоков обнуляемой страницы ока зываются в О, В. известном устройстве частичное обнуление является относительно короткой операцией, после которой процессор вновь получает доступ к буферной памяти, причем явление несоответствия между информацией хранимой в оперативной и буферной памятях, не имеет места. Упомянутое устройство обладает следующей особенностью. Единицей памяти, которая подлежит .обнулению, является страница фиксированного размера. Как известно, программы в оперативной памяти размещаются вплотную друг к другу (это связано с экономией памяти), а разме их является величиной случайной. Вво информации также .осуществляется массивами переменной длины. Поэтому обнуление страницы в буферной памяти не связано с полным изменением всей страницы в оперативной памяти. Недостатком упомянутого устройств заключается в избыточном обнулении б ферной памяти,а также в последовател ном характере обнуления буферной пам ти, связан с последовательным считыванием всех ячеек адресной памяти. Все это снижает общее быстро действие вычислительной машины. Цель изобретения - повышение быстродействия вычислительной систем на основе уменьшения избыточности части 1ЙОго обнуления буферной памяти, уменБшеййя врёмёнй ч астйчного обнуления, сокращения объема памяти, Поставленная цель достигается тем, что в устройстве, содержащем память битов значимости, адресную память, регистр адреса, Шифратор, блок сборки, причем вход памяти битов значимости и первый вход буферной памяти соединены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства а выход буферной памяти является йнформационным выходом устройства, выход памяти битов значимости являетсяг первым индикаторным вьссодЬм устройства, выход блока сборки является вторым индикатЬрньм выходом устройства, выход шифратора подключен к первому входу регистра адреса, второй .вход которого соединен с первым выходом адресной памяти, первый вход, адресной памяти является индексным входом устройства, второй вход адресной памяти является базовым входом устройства, в него введена группа элемейтов И, группа регистров значимой и, дешифратор, счетчик сектора замещения, регистр.заполненности и блок коммутации, при этом-вторые выходы адресной пайяти соединены соответственно с первымивходами регистров значимости группы и первыми входами, элементов И группы, третьи, выходы адресной, памяти подключены ко вторым входам элементов И группы, вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом Частячное обнуление устройства, а четвертые входы регистров значимости группы и группа входов адресной памяти подключены к выходам дешифратора, вход которого соединен с выходом счетчика, замещения, первый вход которого соединен со вторым индикаторным выходом устройства., выходы . элементов игруппы соединены со входами шифратора и входами блОка сборки, при этом адресная память содержит входной регистр индекса, входной регистр базы группу регистров индекса, группу регистров базы, группу блоков сравнения индекса и группу блоков сравнения бaзы причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра индекса соединен с первыми входами регистров группы ин;;екса, с первыми входами блоков сравнения индексов группы и является первым выходом алресио$1 памяти, выход каадого регист ра индекса соединен со вторым входом соответствующего блока срйВнения индексов группы, а выхода блОков сравнения индексов группы являют ся третьими выходами адресной памяти вход входного регистра базы соединен со вторым входом адресной памяти, а выход входного регистра базы соедине ;с первыми входами .регистров базы группы и первыми входами блоков срав нения базы группы, выход каждого регистра базы труппы с6единейе) .входом соответствующего блока сравн нйя базы труппы, выходы блоков сравнения базы группы являются вторыми входами адресной памяти, а вторые входы регистров базы группы подключены -ко втором входам соответ ствующих регистров индекса группы и являются группой входов адресной памяти. Кроме того-выходы регистров значимости группы подключены ко входам регистра заполненности, первы входам блока Коммутации и третьим входам элементов И группы, выход регистра заполненности соединен со вто рьом входом счетчика сектора занятост а выход блока коммутации соедийен с третьим входом счетчика се.ктора за нятости, выходкоторого подключен ко второму входу блока коммутации. Нафиг.1 представлена схемаустро ства для частичного обнуления памяти на фиг.2 -.схема, поясняющая работу устгройства; на фиг.З - один из индикаторов зна.чимости. Схема устройства содержит буферную память .1, память 2 битов значимости, адресную память 3, регистр 4 адреса, шифратор 5, блок б сборки, входной регистр 7 индекса, входной регистр 8 базы, регистры 9,1-ап индекса, группу блоков 10.1-10.П сравнения индекса,регистры ll.l-ll.n /базы, группу блоков 12.1-12,п сравнения баз, блоки 13,1-13.п совйадени (группа элементов И) , индикаторы 14.1-14.п значимости {группа регистг ров значимости), индикатор (регистр) 15 заполнения, блок 16 коммутация, указатель (счетчик) 17 сектора замещения, дешифратор 18, индексный вход 19, базовый вход 20, вход 21 пояного обнуления буферной памяти, вход 22 частичного обнуления памяти йнформадионньгй вход 23, первый индикаторный выход 24, информационный выход 25, второй индикаторный выход ,26, В docTas индикатора значимости ВХОДЯТ триггер 27, схема ИЛИ - 28, с.хема И - 29, первый вход 30, и торой вход 31, третий вход 32, четвертый вход 33, выход 34, Устройство для частичного обнуления буферной памяти работает следую,щим образом. Программы использователя и операционнрй системы представляю собой совокупность процедур, каждая из которых обладает свойством повторной нходимости. Доступ к командам и данным процедур осуществляется через таблицы управляющих слов - дескрипторов, каждое из которых описывает некоторую логическую область памяти произвольной длины. В общей случае дескриптор содержит базу - адрес начала массива некоторой процедуры и количество - величину, определяющую размер массива. Доспут к слову, расположенному внутри массива, осуществляется путем индексирования соответствующего дескриптора. Сущность этой операции состоит в следующем. . ... Команды считывания, записи и ветвления влючают в себя информациюо расположении дескриптора и смещении относительно базы -индекс.Из дескриптора выделяется база и суммируется с индексом. Полученный таким образом исполнительный адрес идентифицирует расположение требуемого слова в оперативной памяти. Операционная система осуществляет динамическое распределение основной памяти для объектных сегментов и массивов данных переменных размеров по мере обращения к ним во время выполнения программы. Так как объектные сегменты одного вычислительного процесса не обязательно должны располагаться в памяти последовательно один за другим, память распределяет-, ся с максимальной плотностью. Такая стратегия размещения сегментов в оперативной памяти позволяет при вводе нового сегмента разместить его на место сегмента приблизительно такого же размера,как и вновь вводимый. . Работа устройства рассматривается на примере применения его, в процессоре многопроцессорной вычислительной системы. Буферная память 1, входящая в состав устройства, является памятью секторного типа и содержит 32 сектора по 16 64-разрядных слов. Каждый сегмент оперативной памяти логически разделяется на секторе из 16 слов. Последние секторы могут быть неполными.. Лобой сектор оперативней Пс1мяти может быть размещен в лЛэбем секторе буферной памяти 1. Соответствие меяэду секторами информации по оперативной и буферной памятям устанавливается с помощью адресной памяти 3, которая представляет собой память ассоциативного типа. Ячейки адресной памяти 3 объединены в пары база-индекс так, что каждая ячейка хранит псяноразрядную базу сегмента, информация которого размещена в соответствующем секторе буферной памяти, и индекс - нсмер сектора в сегменте. Базы хранятся в регистрах 11.1-11.п базы, а индексы В регистрах индекса 9.1-9,п. Особенность адресной памяти, построенной таким образом, состоит в том, что каждая ячейка ее определяет логическую принадлежность инфoEмaцииJ хранимой в соответствующем секторе буферной памяти, к некоторой программе, причем номер этой программы по таблице дескрипторов фактически соответствует имени программы. Кроме того, просмотр всех ячеек адресной памяти происходит одновременно, т.е. за один просмотр можно определить все секторы буферной памяти, в которых хранится информация, принадлежащая к некоторой программе.

Подкачка информации из оперативной.памяти в буферную производится блоками по четыре слова. Наличие ; требуемой, информации в буферной памяти 1 определяется индикаторами 14.1-14.п значимости и памятью 2 битов значимости-. Единица в индикаторе значимости означает, что.соответствующий сектор буферной памяти 1 вьщелен под размещение в нем информации программы,база которой записана в соотве1гствующем регистре базы, а индекс сектора этой информации - в регистре индекса (см.фиг.2 Память 2 битов значимости является прямоадресуемой, количество ее ячеек равно количеству секторов буферной памяти 1. Каждая -ячейка памяти 2 битов значимости хранит четыре бита, .позиции которых соответ-г ствуют номерам блоков в секторе, а содержимое характеризует занятость или свободность блока.,

Запрос в буферную память 1 поступает через .индексный 19 и базовый 20 входы устройства на входные регистры индекса 7 и базы 8 в виде базы сегмен та, где расположено требуемое слово,и индекса, т.е. номера слова в сегмент Информация хранится на входных регистрах 7 и 8 до тех пор, пока не возбудится первый индикаторный выход 24, что означает конец обслуживания запроса. Содержимое регистров 7 и 8 сравнивается с содержимым регистров индекса 9.1-9.п и регистров базы 11.1-11.п на блоках lO.l.-lO.n и 12.1-12.п сравнения соответственно. Выходы блоков Ю. 1-10.П и 12.1-12.п сравнения поступают соответственно н пёрвьзе и. вторые входы блоков 13.113.П совпадения. Блок совпадения сработает, если произойдет сравнение .ёходных регистров индекса 7 и базы 8 с соответствующей парой база-индекс .адресной памяти 3, и кроме того, соответствукщий индикатор значимости установлен в . Выходы блоков совпадения 13.1-13.п поступают на блок б сборки, выход которого соединен со вторым индикаторным выходом 26 устройства и указателем 17 сектор

замещения. Единица на втором-индикаторном выходе 26 означает, что в буферной памяти сектор с требуемым словом размещен в секторе, номер которого формируется на выходе шифратора 5. К номеру сектора добавляются младшие разряды входного регистра индекса 7, и полученный такимобразом адрес поступаетнй регистр адреса 4. Далее по этому адресу выполняется операция, для которой был выдан запрос. Из памяти 2 битов значимости считывается соответствующий бит. Еил он равен единице, производится запись кода с информационного входа 23 в буферную память 1 при операции записи, или считывание слова из буферной памяти 1 на информационный выход 25 при операции считывания. Если первйй индикатбрный выход 24 равен нулю, то центральный процессор формирует запрос в оперативную память, после чего считанный блок из четырех слов записывается через информационный вход 23 в буферную память 1 по адресу, определяемому регистром адреса 4, а в соответствующий разряд памяти битов значимости записывается . Далее возбуждается первый индикаторный .выход 24 и операция производится упомянутым выше образом.

Нулевой выход блока 6 сборки посл приема запроса на входные регистры 7 индек.са и 8 базы означает, что требуемой информации в буферной памяти 1 нет, кроме того, перед -вызовом из оперативной памяти для нее необходимо выделить сектор в буферной памяти 1. Номер нового сектора определяется указателем сектора 17 замещения, который выполнен, в виде счетчика с. соотве-тствующей схемой управления. Выход указателя сектора 17 замещения поступает на вход дешифратора 18. Возбужденная ш.ика с выхода даыифратора 18 поступает на управляющие йходы соответствующей пары регистров из множеств регистров 9. 1-9 .п индекса и регистров ll.i-ll.n базы и на второй вход соответствующего индикатора значимости, после чего код со входных регистров 7 индекса и 8 базы записывается в соответствующие регистры индекса и баэы,. а индикатор значимости устанавливается в Ч. Далее срабатыва соответствующий блок совпадения из .множества блоков 13.1-13.п совпадения, а на выходе шифратора 5 вырабатвается номер сектора i По номеру сектора в память 2 битов эначим-ости в соответствующую ячейку записываются нули. Далее запрос обрабатывается известным способом. Кроме того, указатель 17 сектора замещения увеличивается на единицу. Устройство имеет входы 21 полного и 22 час ичного обнуления буферной памяти. Вход 21Лолного об Гуления возбуждается пр нажатии кнопки обнуления на инженерном пульте и сбрасывает весь процессор в исходное состояние. При этом все индикаторы 14.1-14.п.значимости обнуляются, что делает информацию, расположенную в буферной памяти недо .ступной для процессора. Вход 22 частичного обнуления возбуждается при обработке процессором команды Обнулить сегмент,. При этом база обнуляемого сегмента посту пает через базовый вход 20 устройства на входчой регистр базы 8. Наличие единицы на выходе схем 12.1-12.п сравнения, а также возбужденном вход 22частичного обнуления вызывает одновременное обнуление соответствую щих индикаторов 14.1-14.п значимости, Что делает информацию обнуляемог сегмента, pacпtxrIOЖeннyю в буферной памяти, недоступной для процессора. После этого буферная память 1 вновь открывается для запросов процессора. Выходы индикаторов 14.1-14.п значимости поступают также на входы ий ййкатора 15 заполненности и блок.а 16 коммутации. Управляющий вход блока 16 коммутации соединен с выходом указателя 1.7 сектора замещения так, что по номеру сектора, определяемому. указателем 17 сектора замещения, .блок 16 коммутации подключает ко второму управляющему входу указателя 1-7 сектора замещения соответствующий индикатор значимости. Если первый и второй управляющие входы указателя 17 сектора замещения равны соответственно нулю и единице, указа тель 17 сектора замещения корректируется до тех hop, пока не будет .указывать на свободный сектор, т.е. п&и очередном назначении нового сектора он будет выбран прежде всего из свободных. Корректировка указателя 17 сектора замещения происходит Независимо от работы буферной памяти 1 и не влияет на обслуживание запросов процессора. Предлагаемое-устройство для части ного обнуления буферной памяти повышает быстродействие вйчисатительной машины,в состав которой оио входит, на 1-2% (в зависимости от решаемых задач), за счет уменьшений избыточности частичного обнуления буфериой памят и уменьшения времени частичного (51бнулени,я. Формула изобретения Устройство управления буферной памятью,содержащее память битов значимости, адресную память, регистр адреса/ шифратор, блок сбррки, причем вход памяти битов значимости и первьй вход буферной памяти соёдкнены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства, а выход буферной памяти является информационным выходом устройства, выход памяти битов значимости является первым индикаторным выходом устройства, выход блока сборки является вторим индикаторным выходом устройства, выход шифратора подключен к первому вхсду регистра адреса, второй.вход которого соединен с первым выходом адресной памяти, первый вход адресной памяти является индексным входом устройства, второй вход адресной памяти является базовым входом устройства, отличающее с. я тем, что, с целью повышения быстродействия и сокращения оборудования, в него введена группа элементов И, группа регистров значимости, дешифратор, счетчик сектора замещения, регистр заполненности и блок коммутации, при этом вторые выходы адресной памяти соединены соответственно с первыми входами регистров значимости группы и первыми входами элементов И группы, третьи выходы адресной памя.ти подключены ко вторым входам элементов И . группы,г вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом частичное обнуление устройства, а четвертые входы- регистров значимости группы и группа входов адресной памяти подключены.к выходам дешифратора, вход которого соединен с выходом счетчика замещения, первый вход которого соединен со вторим индикаторным выходом устройства, выходы элементов И группы соединены со входами шифратора и входами блока сборки, при этом адресная память содержит входной регистр индекса, входной регистр базы, группу регистров индекса, группу регистров базы, группу блоков сравнения индекса и группу блоков сравнения базы, причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра индекса соединен с первыми входами регистров группы индекса, с первьцйи входами блоков сравнения индексов группы и ямлнется первым выходом адресной памяти, выходкаждого регистра 9 индекса группы соединен со вторим входом соответствующего блока сравнения индексов группы, а выходы блоков сравнения индексов группы являются третьими выходами адресной памяти, вход входного регистра базы соединен со вторым входом адресной памяти, а выход входного регистра базы соединен с первыми входами регистров базы группы и первыми входатии блоков сравнения базы группы.

выход каждого регистра базы группы соединен со вторым входом соответствуквдего блока сравнения базы группы, выходы блоков сравнения базы группы являются вторыми входами адресной памяти, а вторые входы регистров базы группы подключены ко вторым входам соответствующих регистров индекса . группы и являются rpyiinott входов адресной памяти. Кроме того выходы регистров значимости группы подключены ко входам регистра заролненностй, первым входам блока коммутации и третьим входам элементов И

группы, выход регистра заполненности соединен со вторым входом счетчика сектора занятости, а выход блока коммутации соединен с третьим входсэм счетчика сектора занятости, выход которого подключен ко второму входу блока коммутации..

Источники информации, принятые во взимание при экспертизе

1.Патент США 3693165, кл. С5 06 F 9/00, 1972.

2.Патент США 9 3979726, кл. G 06 F 9/00, 1976 (прототип).