МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Советский патент 1994 года по МПК G11C11/40 

Изобретение относится к вычислительной технике и может быть использовано в электрически перепрограммируемом постоянном запоминающем устройстве, сохраняющем информацию при отключении источника питания.

Целью изобретения является повышение надежности работы матричного накопителя.

На чертеже показана структура матричного накопителя.

Матричный накопитель содержит полупроводниковую подложку 1 первого типа проводимости, разрядные диффузионные шины 2 и 3 второго типа проводимости, диффузионную область 4 первого типа проводимости, первый диэлектрический слой 5, стирающий поликремниевые шины 6 и 7, второй диэлектрический слой 8, поликремниевые электроды 9, третий диэлектрический слой 10, адресные поликремниевые шины 11, четвертый диэлектрический слой 12. Участок адресной шины 11, расположенный над поликремниевым электродом 9, поликремниевый электрод 9 и разрядная диффузионная шина 3 образуют соответственно первый, второй затворы и исток запоминающего транзистора.

Матричный накопитель работает следующим образом. Для одновременного стирания информации из матричного накопителя на все стирающие поликремниевые шины 6 и 7 относительно полупроводниковой подложки 1 подают высокое положительное импульсное напряжение, на адресные поликремниевые шины 11, разрядные диффузионные шины 2 и 3 - нулевое напряжение.

Под действием этих напряжений во втором диэлектрическом слое 8 между стирающими поликремниевыми шинами 6 и 7 и поликремниевыми электродами 9 возникает высокая напряженность электрического поля, под действием которого электроны с нижней поверхности поликремниевых электродов 9 инжектируются в диэлектрический слой 8 и удаляются через стирающие поликремниевые шины 6 и 7. В результате пороговые напряжения запоминающих транзисторов становятся отрицательными, что эквивалентно единичному проводящему состоянию в режиме считывания информации.

В режиме байтового стирания информации на невыбранные стирающие поликремниевые шины 6 и 7 подают нулевое напряжение, а на невыбранные адресные поликремниевые шины 11 - низкое положительное импульсное напряжение. Это приводит к уменьшению напряженности электрического поля в диэлектрическом слое 8 между стирающими поликремниевыми шинами 6 и 7 и поликремниевыми электродами 9 невыбранных запоминающих транзисторов. В результате пороговые напряжения у невыбранных запоминающих транзисторов сохраняются неизменными, а у выбранных запоминающих транзисторов принимают отрицательные значения.

В режиме байтовой записи запоминающих транзисторов на выбранную адресную 11 и стирающую 6 (7) поликремниевые шины подают высокое положительное импульсное напряжение относительно полупроводниковой подложки 1, на невыбранные адресные поликремниевые шины 11 подают нулевое напряжение.

На выбранные разрядные диффузионные шины 2 (3), расположенные без перекрытия выбранной стирающей поликремниевой шины 6 (7), подают высокое положительное импульсное напряжение, на остальные разрядные диффузионные шины 3 и 2 - нулевое напряжение либо небольшое положительное смещение.

При протекании тока через открытые выбранные запоминающие транзисторы и словарные МДП-транзисторы за счет высокой напряженности стокового электрического поля у выбранных запоминающих транзисторов "горячие" электроны инжектируются из каналов этих транзисторов, захватываются поликремниевыми плавающими электродами 9, что приводит к увеличению порогового напряжения запоминающего транзистора. Это эквивалентно нулевому непроводящему состоянию в режиме считывания информации.

Состояния остальных невыбранных запоминающих транзисторов сохраняются неизменными из-за нулевого напряжения на адресных шинах 11 (управляющих затворах), в результате чего отсутствует инжекция "горячих" электронов в их каналах.

Для одновременного программирования всех запоминающих транзисторов на все адресные поликремниевые шины 11 подают высокое положительное импульсное напряжение относительно полупроводниковой подложки 1, на все стирающие поликремниевые шины 6 и 7, разрядные диффузионные шины 2 и 3 - нулевое напряжение.

Под действием высокой напряженности электрического поля в диэлектрическом слое 8 между поликремниевыми электродами 9 и стирающими поликремниевыми шинами 6 и 7 электроны с верхней поверхности поликремниевых шин 6 и 7 туннелируют через диэлектрический слой 8, захватываются поликремниевыми электродами 9, увеличивая пороговые напряжения запоминающих транзисторов, что эквивалентно нулевому, непроводящему состоянию в режиме считывания информации.

В режиме страничного программирования информации в отличие от общего на невыбранные адресные поликремниевые шины 11 подают нулевое напряжение. Это приводит к нулевой напряженности электрического поля в диэлектрическом слое 8 между стирающими поликремниевыми шинами 6 и 7 и поликремниевыми электродами 9 невыбранных запоминающих транзисторов, в результате чего пороговые напряжения у невыбранных запоминающих транзисторов сохраняются неизменными, а у выбранных запоминающих транзисторов принимают положительные значения.

В режиме считывания информации на выбранную адресную поликремниевую шину 11 и стирающую шину 6 (7), разрядную диффузионную шину 2 (3) подают низкое положительное напряжение. На невыбранные адресные поликремниевые шины 11, полупроводниковую подложку 1 подают нулевое напряжение. На смежную разрядную диффузионную шину 3 (2) (исток), перекрываемую выбранной стирающей поликремниевой шиной, подают нулевое напряжение, остальные отключают либо через нагрузку на них подают низкое положительное напряжение, близкое к порогу переключения усилителя считывания. Через выбранные запоминающие транзисторы ток не протекает, если пороговое напряжение данного элемента памяти больше напряжения считывания. Ток будет протекать через выбранный запоминающий транзистор, если его пороговое напряжение меньше напряжения считывания.

Преимуществом матричного накопителя является повышение надежности его работы за счет размещения стирающих поликремниевых шин на поверхности четвертого диэлектрического слоя, расположенного на слое полупроводника первого типа проводимости и торцах с одной из сторон разрядных диффузионных шин второго типа проводимости.

В результате под стирающими поликремниевыми шинами образованы ключевые МДП-транзисторы с обогащением с неизменным пороговым напряжением, что позволяет проводить стирание информации до отрицательных пороговых напряжений запоминающих транзисторов без изменения работоспособности матричного накопителя.

Изобретение относится к вычислительной технике и может быть использовано в электрически перепрограммируемом постоянном запоминающем устройстве, сохраняющем информацию при отключении источника питания. Целью изобретения является повышение надежности работы матричного накопителя. Матричный накопитель содержит полупроводниковую подложку 1 первого типа проводимости, диффузионную область 4 первого типа проводимости, диэлектрические слои 5, 8, 10 и 12, разрядные диффузионные шины 2 и 3 второго типа проводимости, стирающие поликремниевые шины 6, 7, поликремниевые электроды 9, адресные поликремниевые шины 11. Участок адресной шины 11, расположенный над поликремниевым электродом 9, электрод 9 и разрядная диффузионная шина 3 образуют соответственно первый, второй затворы и исток запоминающего транзистора. Преимуществом матричного накопителя является повышение надежности за счет размещения стирающих поликремниевых шин по поверхности четвертого диэлектрического слоя, расположенного на слое полупроводника первого типа проводимости и торцах с одной из сторон разрядных диффузионных шин второго типа проводимости. В результате под стирающими шинами образованы ключевые МДП-транзисторы с обогащением с неизменным пороговым напряжением, что позволяет проводить стирание информации до отрицательных пороговых напряжений запоминающих транзисторов без изменения работоспособности накопителя. 1 ил.

МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку первого типа проводимости, диффузионные разрядные шины второго типа проводимости, расположенные в приповерхностной области полупроводниковой подложки, диффузионную область первого типа проводимости, примыкающую к диффузионным разрядным шинам, первый слой диэлектрика, расположенный на поверхности диффузионных разрядных шин, поликремниевые стирающие шины, расположенные на поверхности первого слоя диэлектрика, второй слой диэлектрика, расположенный на поверхностях первого слоя диэлектрика, диффузионных разрядных и стирающих шин и диффузионной области, поликремниевые электроды, расположенные на поверхности второго слоя диэлектрика и частично перекрывающие поликремниевые стирающие шины, третий слой диэлектрика, расположенный на поверхностях поликремниевого электрода и второго слоя диэлектрика, поликремниевые адресные шины, расположенные на поверхности третьего слоя диэлектрика, отличающийся тем, что, с целью повышения надежности работы матричного накопителя, он содержит четвертый слой диэлектрика, расположенный на поверхностях диффузионных разрядных шин и диффузионной области, а поликремниевая разрядная шина расположена на горизонтальной поверхности четвертого слоя диэлектрика, причем ширина поликремниевых стирающих шин составляет 0,4 - 0,6 расстояния между диффузионными разрядными шинами.