(54) ПРЕОБРАЗОВАТЕЛЬ ЦИФРОВОГО КОДА В ЧАСТОТУ Изобретение относится к области импупьсной и измерительной техники и может быть использовано также в системам автоматики ,и вычислительной техники. Известно устройство преобразования кода в частоту импульсов, содержашее регистр, счетчик импульсов, вход которого соединен с вькодом генератора импульсов, диодный дешифратор, к входным шинам которого подключены выходы регистра и счетчика, а выходные шины соединены с входами элемента ИЛИ, соединенного обратной связью с входом Сброс счетчика 1. Недостатками известного устройств являются ограниченный диапазон преобразования, низкие точность и надежность. Известен также преобразователь цифрового кода в частоту следования импульсов, содержащий три счетчика импульсов, два регистра памяти, три группы элементов И переноса, пять элементов И, выходную клемму, три .элемента задержки, входпоследнего из которых подключен к входу второг триггера, к первому входу пятого эл СЛЕДОВАНИЯ ИМПУЛЬСОВ . мента И и к выходу четвертогр элемента И, а выход - к счетному входу третьегб триггера. Разрядные входы первого регистра памяти подсоединены к клеммам подачи входного кода, а его выходы связаны с первыми входами первой группы элементов И переноса, вторые входы которых подключены к выходу первого счетчика, к входу первого триггера и к первому входу второго элемента И, а выходы - к разрядным входам первого счетчика, счетный вход которого подсоединенк выходу первого элемента И, первый вход которого связан с клеммой подачи управляющего сигнала,, а второй - с первой клеммой подачи импульсов эталонной частоты. Первый вход третьего элемента И подк.гаочен к второй к.г1емме подачи импульсов эталонной частоты, а другой его вход связан с единичным вькодом четвертого триггера. Второй вход второго -элемента И подсоединен к единичному выходу второго триггера, а выход - к счетному входу вторбго счетчика, разрядные выходы которого связаны с первыми входами второй группы элементов И переноса, вторые входы которых через второй элемент задержки связаны с клеммой подачи сигналов временного интервала, с выходом установки в исходное, состояние второго регистра памяти, с первым входом четвертого элемента И и через первый элемент задержки - с входом установки в нуль второго счетчика импульсов. Выходы второй группы элементов И переноса подсоединены к разрядным входам второго регистра памяти, разрядные выходы которого подсоединены к первым ;рходам третьей группы элементов И переноса, выходы которых связаны с разрядными входами третьего счетчи ка. Второй вход четвертого элемента И подключен к единичному выходу первого триггера, а трети - к нулевому выходу четвертого триггера, выход которого связан с выходом пятого элемента И, второй вход которого подсоединен к единичному выходу третьего триггера 2.
Недостатками известного устройства являются низкая точность, ограниченный диапазон значений преобразуеМого кода и невысокое быстродейст- вие. Это обусловлено тем, что при увеличении значений входного кода N частота импульсов на выходе первого счетчика уменьшается, что приводит к увеличению погрешности дискретности, поскольку информация во втором счетчике фиксируется с точностью до периода входного сигнала в течение заданного интервала Т.
На фиг, 1 приведена временная диаграмма, поясняюшая работу устройсва, где показаны сигналы, характеризующие временной интервал Т, в течение которого во второй счетчик записываются сигналы с выхода первого счетчика (А) и сигналы с выхода первого счетчика с частотой F, (,ц периодом ТвыXсм, (Б).
В этом устройстве во втором счетчике в интервале Т осуществляется подсчет импульсов, следующих с периодом Tвыx.cц . При этом предполагается, что число импульсов, зафиксированных во втором счетчике, характеризует собой число периодов Tebw.cti, укладывающихся в интервал Т. ,
Но это справедливо лишь в том случае, если каждый импульс фиксируется В счетчике спустя йнтёр1вал Твых c Однако это условие не выполняется в общем случае в начгше и в конце интервала Т,;
tIpH этом первый импульс последовател1 ности Твых сщ г прошедший на вход второго счетчика после поступления импульса из последовательности F (с периодом Т),. вносит избыточность информации на величину & Т, а в момент поступления следующего импульса последовательности ,F имеет i место недостаточность информации на величину &Т, так как интервал времени с момента поступления последнего импульса частоты FBWK сц прошел, но ничем не зафиксирован.
Абсолютное значение погрешности в данном случае равно разности дТ дТ - дТн,
которая меньше периода ,
Таким образом, в известном устройстве во втором счетчике фиксируется количество импульсов, которое определяется выражением.
. . 1)
в действительности же истинное 15 число импульсов определяется выражением
20 , -.к .VlIn.
Г2)
IjBblX cmj ВЫХ, СЧ BtJi СЧ 1
, .т.е. Nj отличается от N на некоторую дробную часть. Период выходного сигнала(с выхода третьего счетчика) в известном устройстве равен
N.T..-T,-enl
(jebin c-JM
7.4 эт
эт
где Т, - период импульсов эталон ной частоты, подаваемых на счетный вход третьего счетчика.
Действительное же значение периода результирующего сигнала оппеделяется как
L.,
Чыч-ц i ftbrtjcu.i
febrtcn-i
бм.сч
()
T ent
ЭТл
i- UWH.CMil
T :Г(ДТ -ДТ„ ш.ы. -
Из выражения (4) следует, что итинное значение периода выходного сигнала отличается от значения периода, обеспечиваемого в известном устройстве, на величину
дТ- . )
(5)
ЬЫХ.СЦ
Цель изобретения - повы1чение точности и раатшрение диапазона преобразования с одновременным увеличением быстродействия.
Поставленная цель достигается тем, |что в преобразователь цифрового кода в частоту следования импульсов, со(держащий три счетчика импульсов, два регистра памяти, три группы элементо И переноса , четыре тригге,5а, пять элементов И, выходную клемму, три .элемента задержки, вход .последнего из которых подключен к входу второго триггера, к первому входу пятого элемента И и i; выходу четвертого элемента И, а выход - к счетному входу Третьего триггера; разрядные входы первого регистра памяти подсоединены к клёммам подачи входного кода, а его выходы связаны с первыми входами первой группы элементов И переноса, вторые входы которых подключены к выходу первого счетчика, к входу первого триггера и к первому входу второго элемента И, а выходы - к разрядным входам первого счетчика, счетный вход которого подсоединен к выходу первого элемента И, пепвый вход которого связан с клеммой подачи управляющего сигнала, а второй с первой клеммой подачи импульсов, эталонной частоты; первый вход третьего элемента И подключен к второй клемме подачи импульсов эталонной частоты, а другой его вход связан с единичным выходом четвертого триггера; второй вход второго элемента И подключен к единичному выходу второго триггера, а выход - к счетному входу второго счетчика, разрядные выходы которого связаны с первыми вх дами второй группы элементов И переноса, вторые входы которых через второй элемент задержки связаны с клеммой подачи сигналов временного интервала/ с входом установки в исходное состояние второго регистра памят с первым входом четвертого элемента И и через первый элемент задержки - с входом установки в нуль второго счетчика импульсов; выходы второй группы элементов И переноса подключены к разрядным входам второго регистра памяти, разрядные выходы которого подсоединены к первым входам третьей группы элементов И пеоенрса, выходы которых связаны с разрядными входами третьего счетчика; второй вход четвертого элемента И подключен к единичному выходу первого триггера ifg- третий - к нулевому выходу четвертого триггера, вход которого связан с выходом пятого элемента И, второй вход которого подсоединен к единичному выходу третьего триггера, введены блок коррекции, блок-задержки сигнйлов, блок сдвига фазы, пятый триггер шестой элемент И, четвертый и пятый элементы задержки, этом первый вход блока коррекции подключен к выходу первого счетчика, второй его вход - к первой кле.мме подачи импульсов эталонной частоты, третий вход - к второй клемме пода(чи импульсов эталонной частоты .и четвертый вход - к подачи сигналов временного интервала, а выход блока коррекции связан.с первым входом блока задержки сигналов, второй вход которого подключен к выходу шестого элемента И и через четвертый элемент задержки - к вторым входам третьей группы элементов И переноса, а выход - к ВЫХО.ЦНОЙ клемме устройства и к первому входу блока сдвига фазы. Второй вход блока сдвига фазы подсоединен к выходу третьего эле- мента И, а его выход к управляющему входу шестого элемента Инк счетному входу третьего счетчика, разрядные выходы которого связаны с
5 входами шестого элемента И. Третий, вход второго элемента И подключен к единичному выходу пятого триггера.
которого подвход установки в
соединен через пятый элемент задерж20ки к выходу первого счетчика, а вход установки в О - к шине установ О
второго счетчика.
ки в
На фиг. 2 приведена структурная электрическая схема преобразователя цифрового кода в частоту следования ,
5 импульсов; на фиг. 3,а-н -времен- ная диаграмма, поясняющая принцип его работы.
В состав устройства входят счетчики 1, 2,3 импульсов, регистры 4 и 5
0 памяти, блок б коррекции, блок 7 задержки сигналов, блок 8 сдвига фазы, триггеры 9-13, группы 14, 15 и 16 элементов И переноса, элементы И 17-22, элементы 23-27 задержки,
5 клеммы 28 подачи входного преобразуемого кода, клемма 29 подачи управляюшего сигнала, первая клемма 30 подачи импульсов эталонной частоты, клемма 31 подачи сигналов, характе0ризующих интервал времени, выходная клемма 32 и вторая клемма 33 подачи импульсов эталонной частоты,
В устройстве реализуется поправка
5 выходного периода до обеспечения .истинного его. значения путем задержки выходного сигнала и сдвига фазы сигналов из последовательности с частотой РЭТ . Но это возможно осуществить
0 ЛИШЬ для йТ со знаком плюс. Для обеспечения введения поправки в выходной период при разных соотношениях АТц и дТ в процессе подсчета импульсов частоты Рвьисчд / вторым счетчиком предусмотрен запрет в подаче одного
5 ийпульса из последовательности РВЫХСЦ, на вход упомянутого счетчика. При этом изменяется значение поправки,
В этом случаецелое количество импульсов частоты Fg,,; ц, ,, зафикси0рованное во втором счетчике, равно.
,Н
L Bbv.cu J ,
61 И соответствующее ему значение выхо кого периода определяется как f (v tf:;;IM) i г l-4wjL.c4i IT enl I1Тэт, ,,, 2 ТВЫА.СЧ Значение поправки в выходной пер од в-этом случае определяется в результате вычитания из дейсТ1Вительно .го значения периода Т,, значения Т. полученного из 1выраженйя (7) ,ЛТ-Т, (&VuTj-T;j; г - 4 7 .. В устройстве и реализуется поправ ка значения периода выходных сигналов на величину л т в соответствии с выражением (8), Величина д т всегда имеет знак плюс при любых соотношениях аТк. и ДТн. При ATj ЛТн значение периода Твыл.гч, ввыражении (8) складывается с разностью дТн - а при лТц Tyj из значения периода Твых.еч вычитается разность дТм - . Преобразователь кода в частоту следования импульсов работает следую щим образом. Перед началом цикла преобразованигя все счетчики, регистры памяти и триггера установлены в ксхЪдноё нул вое состояние. Далее на входные кле №1 28 в момент t подаютсй сигналы входного преобразуемого кода, который запоминается в регистре 4 памят (фиг. 3, а), Одновременно на клемму 29 подается управляющий сигнал (фиг. 3, б), отпирающий элемент И 1 для импульсов эталонной частоты, по давае№5Х на клемму 30. Сигналы, под ваемые на клемглу 30, представлены на фиг, 3, в и сигналы на счетном вход счетчика 1 - на фиг, 3, г. В процес се функционирования информация в счетчике 1, который работает в режи вычитания, имеет вид, представленны на фиг. 3, д. При этом сигналы с выхода счетчика 1 (фиг, 3, е) подакп ся на вход элемента И 19, на вход триггера 9 и на управляюодае входы группы 14 элементов И переноса, В результате информация, запомненная в регистре 4 памяти, периоди чески передается через элементы И группы 14 в счетчик I, образуя его исходную установку. Таким образом, в зависимости от величины исходной уставки на выходе счетчика 1 устанавливается вполне определенная частота, которая обратно пропорциональна величине кода N. Это определяется следующим образом. Период последовательности импульсов на выходе счетчика 1, который работает в режиме вычитания, определяется выражением Твыхсч Т,, - N, (9) где Т,, - период последовательности импульсов эталонной частоты, действующей на входе счетчика 1; N - число импульсов соответствуюмих входному преобразуемому коду; В частотном представлении выражение (9) можно представить как аъ. сил эт/Ч Величина характеризует собой эталонную частоту сигналов, подаваеNsax на вход счетчика 1, и является константой. После появления первого же сигнала на выходе счетчика 1 (фиг,2, 3, е) триггер9 переводится из нулевого в единичное состояние. При этом первый после момента переброса триггера 9 импульс, подаваемый на клемму 31 (фиг.З, ж), проходит через элемент И 21, переводит триггер 10 и с задержкой - триггер Ив единичное состояние, В результате перевода триггера 10 в единичное состояние отпирается элемент И 19 для сигналов с выхода счетчика 1, которые начинают проходить на вход счетчика 2. Информация в счетчике 2 (фиг.З,а) накапливается до момента поступления следующего сигнала на клемму 31, причем подача одного из импульсов частоты РВЫ счч вход счетчика 2 запрещается. Это осуществляется с помошью триггера 13, элемента задержки 27 и элемента И 19, Сигнал из последовательности F (подаваемый на клемму 31) каждый раз устанавливает триггер 13 в нулевое состояние, .запирая элемент И 19. При этом первый после подачи сигнала из последовательности F сигнал частоты FBWX сч , не проходит через элемент И 19, а, проходя через элемент 27 задержки, устанавливает триггер 13 в единичное состояние. Все последующие сигналы частоты РбыксЧ;, проходят на вход счетчика 2. Количество импульсов ic частотой вых ct)it г поступивших в течение периода Т на вход счетчика 2, определяется выражением (6) .ч Одновременно с подачей сигнала на клемму 31 блок 4 коррекции начи «tasT ОгпрёДёлёНие сигнала поправки периода выходного сигнала в соотвв. ствии с выражением (8). С поступлением на клемму следуюР1его импульса информация, накопленная в , 2, передается через группу элементов И 15 в регистр 5 памяти (фиг. 3, и) где запоминается, а счетчик 2 обнуля ется. В блоке 6 коррекции при этгм определяется величина дт в соответствии с выражением (8), которая подается на вход блока 7 задержки сигналов. Необходимый временной сдвиг между моментом подачи информации и обнулением счетчика 2 осушествляется с помощьюiэлементов 23 и 24 задержки Далее процесс повторяется. С приходом каждого последующего импульса из последовательности с час тотой следования F осуществляется обнуление регистра 5 памяти и передача накопленной в счетчике 2 информации в регистр 5памяти, а также обнуление счетчика 2. Необходимая задержка в подаче сигналов из последовательности на вход счетчи ка 3 в данном случае осумествляется с помощью схемы, состоящей из триггеров 11, 12, элементов И 20, 22 и элемента задержки 25. После подачи сигнала с выхода триггера 9 первый сигнал из последовательности с частотой F (сигна,л, подаваемый на клемму 31) проходит на выход элемента И 21. При этом с выхода элемента И 21 он поступает через элемент 25 задержки на счетный вход триггера 11, переводя его из нулевого в единичное состояние. Очевидно, что при этом сигнал с выхода элемента И 21 не проходит на выход элемента И 22, так как отпирающий сигнал с триггера 11 подается на его вход с задержкой за счет элемента 25 задержки. При поступлении следующего сигнала на клемму 31 сигнал с выхода элемента И 21 проходит на выход элемента И 22, переводя триггер 12 в единичное состояние. В результате открывается элемент И 20, и на вход счетчика 3 через блок 8 сдвига фазы начинают подаваться импульсы эталонной частоты с клеммы 33 (фиг. 3, к) с частотой следования F (сигна лы на входе счетчика 3 представлены на фиг. 3, л). С переводом триггера 12 в единичное состояние элемент И 21 запира,ется для сигналов, подаваемых на клемму 31. В процессе функционирова ния устройства информация в счетчик 3 имеет вид, представленный на фиг. Выходные сигналы пересчета со счетчика 3 формируются на выходе многовходового элемента И 17, подключенного к разрядным выходам счет чика 3 таким образом, что он открыв ется для входных сигналов с частото Fg, ЛИШЬ в момент достижения в счетчике 3 единичной информации. В этот мойеНт на его выходе появляется сигнал пересчета. Указанные сигналы подаются на вход блока Зс5держки и через элемент 25 задержки - на управляющие входал группы 16 элементов И переноса, В результате этого информация, запбмненная в регистре 5 памяти периодически передается через группу 16 элементов И в счетчик 3, образуя его исходную уставку, а также осуществляется задержка сигнала на величину дТ , вырабатываемую в блпке 6. Задержанные сигналы с выхода блока 7 задержки сигналов подаются на один из входов блока 8 сдвига фазы и на выходную клемму 32 уст1ройства, . На выходе блока 8 сдвига фазы вырабатываются при подаче сигналов выхода блока 7 задержки сдвинутьге ;по фазе сигналы с частотой таким образом,чтобы отсутствовал сдвиг по отношению к. сигналам с выхода блока задержки, В случае на выходе блока 7 имеют место сигналы, период которых изменен на величину, вырабатываемую на выходе блока б. В зависимости от величины исходной уставки на выходе элемента И 17 устанавливается вполне определенная-частота. При этом каждый последующий импульс частоты F Ьсуществляет периодический сброс .старой информации в регистре 5 (фиг, 3, и) и .запись новой информации.Истинное значение периода выходной частоты, определяемое выражением (4), имеет место на выходе блока задержки сигналов. Значение выходной частоты прямо пропордионально входному преобразующему коду N. Один из возможных вапиантов блоКа б представлен на фиг. 4, Блок коррекции содрржит счетчики импульсов 34, 35, регистры памяти 36, 37 тригрегы 38-43, элементы И 44-54, группы элементов И переноса 55-57, элемент задержки 58,клемму 59 подачи сигналов с выхода счетчика 34 преобразователя с частотой Fgbiycm t клемму 60 подачи сигналов эталонной частоты F3T/, f клемму 61 подачи сигналов эталенной чacтoты Fэт2 t клемму 62 подачя сигналов с частотой , клемму 63 подачи сигналов с частотой Fe3 . В исходном состоянии счетчики, регистры и триггеры обнулены. Первый импульс частоты F, подаваемый на клемму 63, проходит через элемент И 54 на управляющие входы группы элементов И 55. Сигналы эталонной частоты F-i-r. через открытый элемент И Э т т:. 46 и элемент ИЛИ б4проходят на вход счетчика 34,,считающий в прямом на правлении. Каждый поступающий с клеммы 59 импульс частоты Рвыя сч проходит е рез открытый элемент И 51 на вход установки в нульсчетчика и через элемент задержки 58 на управляющие вхойы группы элементов И переноса 5 При этом информация в счетчике 34 сбрасывается, и затем подсчёт импульсЬв осуществляется вновь. Такой счет производится др момента приход сигнала частоты F (с клеммы 63), ко торый через открытый элемент И 54 п ступает на управяяюшие входы группы элементов И 55 и переводит триггеры 41 .и 43 в единичное состояние. При этом из счетчика 34 в регистр 36 переносится информация харак тё15йэуюЬ1ая интервал времени Т« с квзмента поступления импульса частоты ,;,,..,.,,,. . ,. , ,.,, . Следук)щий за импульсом F импулЬс Рейх cm обнуляет счетчик, и через время задержки, определяемое элементом 58 заносит информацию из регистра36 опять в счетчик 34, Наряду с этим упомянутый сигнал из последовательности с частотой с проходит через открытый элемент И 4 на единичный вход триггера 40, перевйля его в единичное состояние, В результате счетчик 34 переводится в режим работы Вычитание . ДШёе бс йествляетСя периодичесКое считывание записанной в счетчике 34 информации. Причем по достиже нии нулевого значения в счетчике 34 в Принцессе считывания на его выходе вырабатывается сигнал, который переводит триггер 40 в нулевое состояние, в результате чего счетчик переводится в режим работы/Сложе,ние. Далее в счетчике 34 накапливается разность по абсолютнбму значению до момента прихода импульса из последовательн.ости Рвь|уеч . „ .. С. приходомслёдуйщего импульса изпосле овательности Раыхссц осуществляется сброс-информации ё счетчике 34,перевод его в режим работы Вычитяние и запись в него информации из регистра 36, Далее процесс повторяется. Если до момента прихода Ьлед йщегр импульса из последователь ности Рбъисцд поступает импульс из последовательности Р, который тейерьузке проходи через открытый элемент И 53, он осущес- вляет перейод триггеров 42 и 43.в единичное состояние, В результате элементы И 46 и 51 запираютсясоответственно для сигналов и сц i которые теперь не подаются на вход сЧетчийа ина ёгб 1т1йну установкй в -нУл:ь и в упомянутом сметчике фиксируется абсолютное значение разности между ,-лн/ эт/ Состояние триггера 40при этом хат актеризует знак указан ной разно ти. Нулевое состояние триггера означает знак плюс и единичное - минус. Для эффективного управления коррекцией вьзходногО сигнала в процессе счета импульсов частоты F,, осуществляется запрет в подаче одного импульса на вход счетчика 35 преобразователя кода в частоту следования импульсов. Это приводит к тому, что длительность периода выход- , кого сигнаша уменьшается на величину периода , Б этом случае при положительном и отрицательном знаках разности Tj - лТ следует осуществлять задержку выходного сигнала, но только на разную величину. Тогда на выходе элемента И 50 преабраэователя кода в частоту следования мы имеем пересчитанный период, который подлежит коррекции, Далее в зависимости от знака полученной разности осуиестпляется получение суммы иЛи разности получаемого результата с периодом Tgj,; g Это осуиествляется следующим образом, С переводом триггера 42 в единичное состояние под действием сигнала из последовательности F открывается элемент И 44 для си налов с частотой . счл При этом первый после момента перевода тпиггера 42 в единичное состояние импульс из последовательности FBj, проходит на .i выход элемента И 44 и через , определяемое элементом задержки 65, переводит триггер 38 в единичное состояние. При этрм открываются элементы И 47 И45, и на вход счетчика 34 начинают прсТупать импульсы эталонной частоты FjT. , которые подаются до момента пocтvплeния следующего сигнала из последовательности Fsbix сщ Следующий импульс из последовательности проходит через Открытые элементы И 44 и 45, в результате триггер 39 переводится в , триггер 38 с задержкой - в нулевое состояние. При этом запирается элемент И 47, прекращается подача импульсов , и в . счетчике 34, фиксируется информация ™60 Teb..,-() Тзт , сч -уй Тк-АТн) в зависимости от знака (А.Т - лТ„), который определяется состоянием триггера 40, Одновременно с запиранием элемента И 47 открывается элемент И 48 дпя сигналов с частотой , на входы которого подаются отпирающие
уровни в выходов триггеров 38 и 39. При этом первый импульс с выходе И 48 проходит через ,открытый элемент И 66 и устаняпливает триггеры 40 и 67 в единичное состояние (или подтверждает единичное состояние триггера 40) .
При этом счетчик 34 либо переводится либо подтверждается в режиме
работы Вычитание
и открывается
элемент И 68 для си налов на вход счетчика 34. Одновременно с эти открывается элемент И 62 для сигналов n.Fet,|-tc4y I которые начинают проходить на вход счетчика 35. Сигналы из последовательности РЭТ считывают информацию, записанную в счет-, чике 34 до момента его обнуления. В этот момент на выходесчетчика .34 вырабатывается сигнал, который переводит триггеры 39,40, 41, 42 .и 67 в нулевое состояние. Счетчик 34 переводится в режим работы Сложение и элементы 48, 49, 62, 69 запираются, а элементы И 46, 51, 6.6 отпираются. В результате в счетчике 35 фиксируется результат с точностью до постоянного множителя в соответствии с выражением (8), который спустя время, определяемое элементом задержки 69, переносится в регистр 37, где и.запоминается.
Далее описанный выые процесс определению следующего значения ДТ повторяется. Окончательный результат в данном блоке получается через перИод частоты F. Для получения результата коррекции каждый период достаточно использовать две описа ные схемы, работающие в двухтактном режиме.
Один из возможных вариантов блока задержки сигналов представлен на фиг . 5.. ,
Блок состоит из триггерного регистра 10, группы элементов И 71, совокупности элементов задержки 72, группы элементов ИЛИ 73, клеммы подачи входного сигнала 74 и выходной клеммы 75. Задержка входного импульса, который подается с. выхода элемента И 17 преобразователя кода в частоту .следования импульсов, осушест ляется, начиная со старшего раряда. В качестве регистра памяти используется регистр 37 блока кор.рекции.
В каждом разряде имеется два элемента И, входящих в группу элементов И 71, один из которых связан с единичным, а другой - с нулевым выходом соответствующего триггера регистра. Кроме того, на каждьгй разряд приходится один элемент задержки, входящий в группу элементов задержки 72, и один элемент ИЛИ, вх;дящий в группу элементов ИЛИ 73. Велич(ина задержки, которую обеспечивает элемент задержки в каждом разряде, устанавливается в соответствии с весовым значением двоичного разряда, т.е. для старшего разряда является йаксйИалЬйой и далее уменьшается по двоичному закону.
Входной .импульс с клеммы 74 поступает на входы двух элементов И, каждый из которых связан соответ- ственно с единичным и нулевым выходами триггера старшего разряда регистра памяти. Если упомянутый триггер находится в состоянии , Td входной сигнал проходит на вход
элемента задержки, где задерживается, и далее через элемейт ИЛИ посту5пает на входы элементов. И следуюшего разряда. Если же триггер старшего разряда находится в нулевом состоянии, то входной Ьйгнал проходит через элемент И, связанный с нулевым выходом, минуя элемент задержки, и
0 дялее через элемент ИЛИ поступает в следующий разряд.
В последующих разрядах прохождение сигнала осуществляется аналогично 6писаНЙбму е№1ё - а именноi если.
5 триггер в соответствующем разряде находитсяв состоянии , то сигнал проходит через элемент задержки, а если - в состоянии О , то минует её. И так до достижения послед0него разряда. Таким образом, на выходной клемме 75 име.ется згщержанный ей г нал в соотв вИй с кодом, записанным в регистре памяти. Далее с выходной клеммы 75 блока задержки
5 сигналов задержанный сигнал подается на выход преобразователя кода в частоту, а также на вход устройства сдвига фазы, который сдвигает по фазе сигналы из последовательности с час-.
0 тотой РЭТ .
Необходимость данного устройства обусловлена тем, что для нормальной коррекции выходного сигнала недостаточно только одной задержки сигнала
5 с выхода элемента И 17 преобразователя кода в частоту, так как. Задерживая первый сигнал с выхода элемента И преобразователя, следующий сигнал сЭТОГОэлемента И для получения
0 требуемого периода необходимо будет задерживать уже на удвоенную величяйузадержки и т.д., что практически Трудно о15уш1ствитБ. Чтобы каждый выходной сигнал 11ёЬбходимо было задер жать только на определенную величину,
5
необходимо в моментвыработки задержанного сигнала обеспечить на входе третьего счетчика преобразователя . кода в частоту такой сдвиг по, Jiase Q импульсной последовательности чтобы задержанный импульс совпадав с одним из импульсов упомянутой последовательности.
Один из возможных вариантов блока 5 сдвйга фазы йбЙсё быть реализован на основе последовательной ueno4if эле ментов задержки,входы которых связа с cooTBCfcTByroiiiHftH входами элементо , на другие входы которых подаются сигналй с выхода блока задержки сиг налов. При поступлении сигнала с вы хода блока задержки происходит его совпадение с одним из задержанных сигналов последовательности F, и на выход одного из элементов И проходит си гн а лТ который переводит соЬтвётствующий триггер в результат чего открывается связанный с ним элемент И для задержанных сигналов. Таким образом, устройство обеспе чивает сумественное пЬвышение точности и расширение диапазона преобразования при одновременном увеличении быстродействия. Это обусловле но тем,что в устройстве осуществляется коррекция периода выходного сигнала на величину, зависящую от соотношения аТц и При этом сохраняется высокая точность при широком изменении значений преобраз емых кодов, которая теперь уже не зависит от изменения частоты сигналов, подаваемых на входы второго счетчика. Увеличение быстродействия в данном случае обусловлено тем, чт частота F, период которойопределяет время записи сигналов с выхода пербого счетчика во второй счетчик, может быть увеличена без ущерба для точности. Формула изобретения ; преобразователь цифрового кода в частоту следования импульсов, содер жащий три счетчика импульсов, два регистра памяти, три группы элементов И переноса, четыре триггера. Пять элементов И, .выходную клемму, три элемента задержки, вход последнего из которых подключен к входу второго триггера, к первому входу пятого элемента И и к выходу четвер того элемента И, а выход - к счетно му входу третьего триггера; разрядные входы первого регистра памяти подсоединены к клеммам подачи входНОго кода, а его выходы связаны с первьми входами первой группы элементов И neiieHoca; вторые входы кот рых подключены к выходу первого сче чика, к входу первого триггера и к первому входу второго элемента А, а выходы - к разрядным, входам первого счетчика, счетный вход которого под соединен к выходу первого элемента первый вход которого связан с клеммой подачи управляющего сигнала, а второй - с первой клеммой-подачи им пульсов эталонной частоты; первый вход третьего элемента И подключен к второй клемме подачи импульсов эталонной частоты, а другой его вход .связан с единичным выходом четвертого триггера; второй вход второго элемента И подключен к единичному выходу второго триггера, а выход - к счетному входу второго счетчика, .разрядные выходы которого связаны с аервыми входами второй группы элементов И переноса, вторые входы которых через второй элемент задержки связаны с клеммой подачи сигналов временного интервала, с входом установки в исходное состояние второго регистра памяти, с первым входом четвертого элемента И и через первый элемент задержки - с входом установки в нуль второго счетчика импульсов; выходы второй группы элементов И переноса подключены к разрядным входам второго регистра памятц, разрядные выходы которого подсоединены к первым входам третьей группы элементов И переноса, выходы которых связаны с разрядными входами третьего счетчика; второй вход четвертого элемента И подключен к единичному выходу первого триггера, а третий - к нулевому выходу четвертого триггера, вход которого связан с выходом пятого элемента И, второй вход которого подсоединен к единичному выходу третьего триггера, от пичающийс я тем, что, с целью повышения точности и расширения диапазона преобразования с одновременным увеличением быстродействия, в него введены блок коррекции, блок задержки сигналов, блок сдвига фазы, пятый триггер, ; шестой элемент И, четвертый и пятый элементы задержки, при этом первый вход блока, коррекции подключен к выходу,первого счетчика, второй его вход - к первой клемме подачи импульсов эталонной частоты, третий вход - к второй клемме подачи импульсов эталонной частоты и четвертый вход - к клемме подачи сигналов временного интервала, а выход блок коррекции связан С первым входом блока задержки сигналов, второй вход которого подключен к выходу шестого элемент а И и через четвертый элемент задержки - к вторым входам третьей группы элементов И переноса,а выход - к выходной клемме устройства и к первому входу блока сдвига фазы; второй вход блока сдвига фазы подсоединен к выходу третьего элемента И, а его выход - к управляющему входу шестого элемента И и к счетному входу третьего счетчика, разрядные выходы которого связаны с входами шестого элемента И, третий вход второго элемента И подключен к единичному выходу пятого триггера, вход установки которого подсоединен через пятый элемент задержки к выходу перв.ого счетчика, а вход установки в
- к шине установки в О второго счетчика.
Источники информации, принятые во внимание при экспе1Ьтизе
738158
1, Авторскоесвидетельство СССР
360717, кл. Н03 К 13/02, 05.04.71.
2, Авторскоесвидетельство СССР
it 282748, кл. Н03 К 13/24, 25.11.68,
&Тн
бТк
су,
е
v
„
к л
м
IIUIU,
I I IN { и Ml 1 Hi МП Ml
{ K-JLlj
kU
U-йг«
fe и
Ж Ж.
Ж
Ж
