Устройство для возведения в степень Советский патент 1980 года по МПК G06F7/38 

Изобретение относится к области вычислительной техники и может быть применено в цифровых вычислительных машинах и специализированных устройствах, работающих в регшьном масштабе времени, вычисления функций вида X(i 2,3,4...п) Известны устройства для вычисления функции Y х 1, 2 и 3. Эти устройства представляют собой ЦВМ, содержащие три регистра и сумматор, а вычисление каждого значени (i 2,3,4...п) осуществляется в та ких устройствах путем реализации программы i-1-кратного умножения операнда X на себя. При вычислении Х с помощью известных функций Y устройств .необходимо многократное выполнение операции умножения, допо нительное время на модификацию команд и обращение к запоминающему устройству, что обуславливает низко быстродействие известных устройств. Известно устройство для возведения в степень, содержащее регистр операнда X, выходы которого соедине со входами блоков логических элемен тов, содержащих элементы И, выходы всех блоков логических элементов, кроме первого, подключены ко входам сумматоров, связанных с соответствующими регистрами промежуточных результатов, в каждом из которых выход младшего разряда подключен ко вхоДу следующего блока логических элементов, причем выходы первого блока логических элементов соединены со входами вспомогательного регистра, младший разряд которого подведен ко йходу второго блока логических элементов, а выход младшего разряда последнего регистра промежуточного результата связан со входом регистра окончательного результата и, кроме того, вы:1од блока управления подключен ко входам всех блоков логических элемент.ов и к цепям сдвига всех регистров, кроме регистра операнда X 4 . Это устройство обладает более высоким быстродействием по сравнению с вышеуказанными, так как при вычислении функций; Y,- Х здесь не требуется многократного умножения операнда X и многократного обращения к за- поминающему устройству. Однако известное устройство обладает низким быстродействием, особенно для случая, когда числа на входе и выходе устройства представлены последовательными кодами. ДействительHO, поскольку известное устройство не позволяет совмёщйть во времени процессы поразрядного ввода операнда, вычисления и поразрядной выдачи результатов, то для целого ряда случаев, когда операнд и результаты могут поступать на вход устройства и выдаваться на выходе только поразрядно, , начиная со старших разрядов (например, когда имеются ограничения на пропускную способность каналсэв связи, ограничение на количество внешних выводов при выполнении устройства в виде большой интегральной схёмы, для случая, когда операнд формируется поразрядно на внешнем устройстве, например на цифровом измерительном приборе с поразрядным уравновешиванием и т.п.) время получения результата для известного устройства определяется по формуле

вьод-) uwBi

т,

вьод-г Таь,в1 Э - время ввода операнда вывода результатов; CJ, - разрядность операнда и результатов ;

Т - период поступления на вход устройства очередных разрядов операнда и выдачи на выходе очередных разряГдов результатов (в общем случае Тл определяется внешними по отнсяиению к устройству факторами, йапример, пропускной способностью канала связи, быстродействием внешних источников и потребителей информации и т.п.) .

В известном устройстве в результате выполнения одного цикла вычисления длительностью ntjj + Ъ.дв(гДё tj, время суммирования, t.;- время сдвига в регистрах) вычисляются очередные младаие цифры всех функций Y-{ X (i l,2,3...n), причем разрядность У равна i, следовательно 7 na(nt5j +

TI + nc,{nt3 + t).

Цель изобретения - повышение быстродействия устройства для вычисления функций y-i XV. . .-..-...-.

Поставленная цель достигается тем, что устройство для возведения в степень, содержащее регистр операнда, регистры промежуточных и окончательнй:х: результатов, сумматор, блок пЕ авления, причем входы регистров

промежуточных результатов подключены к выходам сумматора, первая руппа входов которого подключена к выходам регистров промежуточных результатов, первый выход блока управения подключен к управляющим входам двига регистров окончательных и проежуточных результатов, содержит четчик, сдвигатель, распределитель игналов, кодопреобразователь и триггеры цифр результата, причем выходы

744556

СЧетчика подключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика, а также ко входам сдвигателя, вторая группа входов сумматора подключена к выходам регистра операнда, а третья группа входов - к выходам сдвигателя, выходы прямых и инверсных значений трех старших разрядов сумматора подключены ко входам кодопреобразователя первый и второй выходы которого соединены со входами соответственно первого и второго триггеров цифр результата, другие входы которых подключены к первому выходу блока управления, входы которого соединены с выходами триггеров цифр результата, а также с управляющими входами счетчика и регистра операнда, выходы распределителя сигналов подключены ко входам младших разря0 Дов регистра операнда и к управляющим входам сдвигателя, входные шины устройства подключены к управляющим входам сдвигателя и регистра операнда, второй выход блока управления

соединен с управляющими входами регистра операнда и распределителя сигНошов, остальные 2п выходов блока управления подключены к выходным шинам устройства.

На фиг. 1 изображена структурная

0 схема устройства; на фиг. 2 - пример выполнения и подключения кодопреобразователя.

Устройство содержит а+1 регистров

,1 окончательных результатов иа+2 регистров 2 промежуточных результатов. Конструктивно эти регистры могут быть выполнены, например, как динамические последовательные (п+1) разрядные регистры, либо как линии

0 задержки емкостью (п+1) бит, где

п - максимальное значение показателя степени, ср - разрядность X и У .

Устройство также содержит сдвигатель 3, реверсивный счетчик 4, ре5 гистр операнда X 5 (для случая, когда X представлен избыточным кодом с цифрами 1,6,1, регистр 5 обладает также свойствами многовходового реверсивного счетчика), содержащие по

0 Разрядов каждый, и (cj,+4)-разрядный трехвходовой комбинационный сумматор 6. Выход каждого k-ro регистра 1 ( ,2,. . . ,) соединен со входом k-ro разряда сдвигателя 3 и (k-fl)-ro разряда счетчика 4, каждый k-ый разряд которого связан со входом k-ro регистра 1 (первыми считают старшие регистры и разряды). Выходы каждого k-rro разряда сдвигателя 3 и k-ro разряда регистра 5 подключены ко входам соответственно (k+2)го и (k+3)-ro разрядов сумматора б.. Выход каждого 6-го (С 1, 2 ,3 , , . . ,(+2) регистра 2 подведен ко входу Е+1-го разряда сумматора б, выход Е+2 С-го

5 разряда которого подведен ко входу Е-го регистра 2. Кроме того, выход первого регистра 2 соединен со входом первого разряда сумматора б, выход первого разряда сдвигатёля 3 связан со входами первого й вт6рогО разрядов сумматора, а выход первого разряда регистра 5 подключен ко входам первых трех разрядов сумматора б Прямые и инверсные выходы трех первых разрядов сумматора 6 подключены ко входам кодопреобразователя 7, содержащего элемента 8 И и 9 ИЛИ, связанные между собой в соответствии с системой переключательных функций (фиг.2). 1 1 5з V а а 2 f,i - й а, V . , где индексы соответствуют номерам разрядов сумматора и номерам выходов кодопреобразователя 7, соединенных со входами триггеров цифры результата 10 и 10-2, выходы которых подведены к управляющим входам счетчика 4, регистра 5 и ко входам блока управления 11. Выходы ср-разряднаго распределителя 12 сигналов, который может быть выполнен как сдвиговый регистр или счетчик с дешифратором, .подключены ко входам младших разрядов регистра 5 и управляющим входам сдвигателя3. к управляющим входам сдвигателя 3 и регистра 5 подведены также входные шины устройства I3j и 13. Кроме того, первый выход блока 11 управления соединен с цепями приема кода на триггеры 1(3 и с цепями сдвига регистров 1 и 2 (если регистры 1 и 2 выполняются как линии задер ки, то в этом случае, последняя связ в устройстве отсутствует) .- Второй выход блока управления 11 связан с управляющими входами регистра 5 и распределителя 12 сигналов, к остал ным выходам блока 11 управления под ключены пары выходных шин устройства 14. К началу вычислений (цепи установ ки исходного состояния на чертеже не показаны) на выходе крайнего правого регистра 1 находится единица, в остальных разрядах регистров 1 и 2 и триггерах 10 устройства записаны нули. В каждом J-OM цикле работы устройства (j l,2, 3. . .cj+2n) на входные шины устройства 13 в избыточном , двоичном коде с цифрами 1,0,1 поступает очередная цифра аргумента X, имеющая вес .где S - количество двоичных разрядов, после которых фиксируется запятая (Плюс единице соответствует наличие сигнала на шине 13, минус единице - на шине 132 нулю соответствует отсутствие сигна ла на обеих шинах, причем указанные сигналы присутствуют на входных шинах на протяжении всего цикла). При этом в распределителе 12 единица находится в J-OM разряде. Сигнал на втором выходе блока 11 управления выдается в начале, т.е. в netBOM такте RajKjiibro цикла. По этому сигналу осуществляется;запрет выдачи кода С регистра 5, а единица с выхода j-ro разряда распределителя 12 поступает на ВХОДприбавле.ния или вычитания единицы j+1-го разряда регистра 5, в зависимости от того,какое значение 1 или Т принимает цифра операнда X, поступающая на управляющие входы этого регистра. Таким образом, в начале j-ro цикла в )егйстре 5 оказывается зйпйса.нный код Xj, т.е. число К, представленное только j старшими разрядами ; ------ - Каждый i-ый такт (,2,3...п; j-ro цикла начинается сигналом в первом выходе блока 11 управления, по которому в регистрах 1 и 2 происходит сдвиг, при котором на входа.регистров 1 и 2 поступают коды, сформированные в счетчике 4 и сумматоре б, в результате выполнения предшествующего такта, а на триггеры 10 принимается код цифры результата сформированный блоком 7 в предадущем, i-1-ом такте. Далее, код У., | выдается из устройства по соответствующим выходным шинам 14 и, одновременно с этим, прибавляется в счетчике 4 к сдвинутому на разряд влево коду У с выходом регистра 1 (2У + У), а также управляет выдачей прямого или дополнительного кода числа , хранимйго на рёгйстрё 5 таким образом, :что Hat сумматор; б вьадается число У-j-.- X;. Аналогичным образом, одновре менно с этим, цифра Xj операнда X, поступающая по входным шинам 13, управляет выдачей на сумматор б кода сдйигателя 3, который на протяжении всего j-ro цикла осуществляет iсдвиг влево на cj+1-j разрядов кода чисел y., , то есть в каждом i-ом такте j-ro цикла на сумматор б, кроме того, выдается число X-j ,i . На входы сумматора 6 поступает код с выходов регистров 2. Кодопреобразователь 7, анализируя три старших разряда сумматора б.вырабатывает код очередной цифры результата У; , который будет принят на триггеры 10 в начале следу-, .ющбго, i+1-го такта. В i-OM такте каждого цикла в устройстве .формируется и такт спустя выдается очередная цифра числа Х, причем задержка появления на выходе первой (старшей) цифры составляет 2 циклов, т.е. для того, чтобы получить (J, разрядов число У X,-, необходимо выполнить циклов вычисления. Поскольку длительность цикла в предлагаемом устройстве равна n( tj,.g) f то, следовательно, вреMR вычисления всех функций X (,2,3...n) для него составляет ве личину Тд (2n+cj)«n (t 5 + ) , тогда как в известном устройстве для выш %(этого необходимо время Т . + tcAs) / т.е. как легко убедиться :i ,дп.я любых n и . Данное уст ройство обладает еще большим преимуiHecTBOM в случае, когда аргумент X и функции у могут поступать на вход устройства и выдаваться из устройства только последовательным кодом, поразрядно., начиная со старших разрядов. Действительно, поскольку пред лагаемое устройство позволяет полностьй совмещать во времени процессы поразрядного ввода, вывода и вычисления, то время вычисления в нем и для этого случая остаётся равным . Та (2п + )-п- (ts+-tcAB) / тогда в известном устройстве, позволяю щем начинать процесс собственно выЧйрлёния толькопосле завершения поразрядного ввода, X, а процесс выдачи результатов (начиная со старших разр дов) - только после завершения вычис ления, суммарное время для этого слу чая увеличивается и равно Т BbwH BMW Тогда тем более будет выполняться условие Т Т. Следоватёль но, время вычисления в предлагаемом устройстве всегда меньше чем в известном, причем для случая, числа на входе и выходе s ctройств предст авЛены последов ательнымк кодами,предлагаемое устройство да ет выигрыш в быстродействии в раз. Например, при разрядности ср 40, предлагаемое устройство позволяет вычислить и выдать последовательным кодом значения функций Y Х (1 1,2,3...20) в 7,8 раза быстрее, чем известное. При этом Т было принято равным длительности цикла вычисления В предлагаемом устройстве Тц n(t,j, + ) , хотя в общем случае, Т,7/ Тц, абсолютный выигрыш в быстродействии может быть значительно больше. Формула изобретения УсзтройствО для возведения в степ.ёнь, содержащее регистр операнда, ;регистры промежуточных и окончатель/ных результатов, сумматор, блок упра ления, причем входы регистров промежуточных результатов подключены к выходам сумматора, первая группа входов которого подключена к выходам регистров промежуточных результатов, первый выход блока управления подключен к управляющим входам сдвига регистров окончательных и промежуточных результатов, отличающееся тем, что, с целью повышения быстродействия, устройство содержит счетчик, сдвигатель, распределитель сигналов, кодопреобразователь и триггеры цифр результата, причем выходы счетчика подключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика, а также ко входам сдвигателя, вторая группа входов сумматора подключена к раходам регистра операнда, а третья группа входов - к выходам сдвигателя, выходы пряь«Л{ и инверсных значений трех старших разрядов сумматора подключены ко входам кодопреобразователя, первый и второй выходы которого соединены со входами соответ-ственно первого и второго триггеров цифр результата другие входы которых подключены к первому входу блока управления, вхЬды которого соединены с выходами триггеров цифр результата, а также с управляющими входами счетчика и регистра операнда, выходы распределителя сигналов подключены , . ко входам младших р;азрядов регистра операнда и к управляющим входам сдвигателя, входные шины устройства подключены к управляющим входам сдвигателя и регистра операнда, второй выход блока управления соединен с управляющими входами регистра операн-, да и распределителя сигналов, остальные 2п выходов блока управления подключены к выходным шинам устройства. Источники информации, принятые во внимание при экспертизе 1.Карцев М.А. Арифметика цифровых машин, М,, Наука, 1969, с, 348-354. 2.Патент США W3740722, кл. 340-172.5, 1973. 3.Акцептованная заявка Японии (48-7217, кл. 97 (7) Н 21, 1973. 4.Авторское свидетельство СССР №425175, кл. G06 F 7/38, 1973 (прототип) о

CDua. f

/

/