Устройство для вычисления элементарных функций Советский патент 1985 года по МПК G06F7/38 

хроимпульсов соединен со счетным входом двоичного счетчика тактов блока управления и первым входом первог элемента И блока управления, причем в блоке управления первьй вход второго элемента И соединен с инверсным выходом первого разряда двоичного счетчика тактов, выход второго разряда которого соединен с прямым входом третьего элемента И, первый вход четвертого элемента И соединен с вы ходом третьего разряда двоично1:о счетчика тактов, установочный вход двоичного счетчика тактов соединен с нулевым входом триггера, единичный выход которого соединен с управляющим входом двоичного счетчика тактов, выход второго элемента И соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, второй вход первого элемента ИЛИ соединен с выходом первого элемента И выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера, нулевой вход которого соединен с первым входом пятого элемента И, второй вход которого соединен с входом второго элемента НЕ и первым входом дешифрат тора, первый выход которого соединены с прямым входом третьего элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, тре- . тий выход которого -соединен с прямым входом шестого элемента И, выход которого соединен с третьим входом третьего .элемента ИЛИ, четвертьй вход которого соединен с выходом седмого элемента И, прямой вход которого соединен с четвертым выходом дешифратора, вторыми входами второго и четвертого элементов И и инверсными входами первого и третьего элементов И, инверсный вход шестого элемента И соединен с первым инверсным входом седьмого элемента И, прямой вход восьмого элемента И соеди;нен с первым выходом дешифратора и , первым входом десятого элемента И, первый вход девятого элемента И соединен с вторым выходом дешифратора и прямым входом одиннадцатого элеMftHra И, инверсньй вход которого сое дрнен с вторым входом девятого элемента И, инверсный вход восьмого элемента И соединен с вторым входом десятого элемента И, выходы восьмо399

го и девятого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы десятого и одиннадцатого элементов И соединены соответственно с первым и вторым входами пятого элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом двенадцатого элемента И, второй вход которого соединен с единичным выходом .триггеpd, выход третьего элемента ИЛИ соединен с третьим входом двенадцатого элемента И, причем счетный вход двоичного счетчика тактов соединен с выходом генератора синхроимпульсов и управляющим входом четвертого регистра устройства, нулевой вход триггера блока управления соединен с управляющими входами nepBOio, второго и третьего регистров и установочным входом двоичного счетчика, второй выход девятого элемента И блока управления соединен с выходом старшего разряда второго регистра, инверсный вход восьмого элемента И блока управления соединен с выходом старшего разряда третьего регистра, второй инверсный вход седьмого элемента И блока управления соединен с выходом старшего разряда четвертого регистра, инверсньй вход шестого элемента И блока управления соединен с выходом старшего разряда второго сумматора, второй вход дешифратора блока управления соединен с первым входом установки режима устройства, второй вход установки режима которого соединен с управляющими входами первого и второго коммутаторов, управляющим входом блока памяти констант и первым входом дешифратора блока управления, выход второго элемента НЕ блока управления соединен с единичным входом триггера, выход первого элемента НЕ блока управления соединен с управляющим входом второго регистра, выход второго эле- мента И блока управления соединен с управляющим входом четвертого регистра, выход первого элемента ИЛИ блока управления соединен с вторым входом элемента И, выход двенадцатого элемента И блока управления соединен с управляющими входами первого, второго и третьего регистров, выход пятого элемента И блока управления соединен с единичным входом триггера, выход четвертого элемента ИЛИ блока управления соединен с управляющими входами первого и третьего сумматоров, выход пятого элемента

1141399

ИЛИ блока управления соединен с управляющим входом второго сумматора.

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее первый, второй и третий регистры, первьй и второй сдвигатели, первый, второй и третий сумматоры, блок памяти констант, генератор синхроимпульсов, причем выходы первого и второго регистров соединены с входами первого операнда соответственно первого и второго сумматоров, выходы которых соединены с первыми информационными входами первого и второго регистров соответственно,входы второго операнда первого и второго сумматоров соединены с разрядными выходами соответственно первого и второго сдвигателей, выход третьего регистра соединен с входом первого операнда третьего сумматора, вход второго операнда которого соединен с выходом блоки памяти констант, причем вторые информационные входы первого, второго и третьего регистров соединены соответстзенно с первым, вторым и третьим входами данных устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет вычисления элементарных функций Vx, , arctg У/х и k t х + у2, устройство дополнительно содержит первый и второй коммутаторы, четвертый регистр, триггер, элемент И, двоичный счетчик и блок управления, содержащий триггер, двоичный счетчик тактов, дешифратор, с первого по двенадцатый элементы И, с первого по пятый элементы ИЛИ, первый и второй элементы НЕ, причем первые информационные входы первого и второго коммутаторов соеди(О нены с выходом первого регистра, вторые информационные входы первого и второго коммутаторов соединены с выходом второго регистра, выходы первого и второго коммутаторов соедине- ны с информационными входами первого и второго сдвигателей соответствен- , но, выход второго сумматЬра соединен с информационным входом четвертого оо со регистра, выход которого соединен с выходом второго регистра, выход треQD тьего сумматора соединен с первым информационным входом третьего регистра, выход старшего разряда второго Ьумматора соединен с нулевым входом триггера, единичный выход которого соединен.с первым входом элемента И, выход которого соединен со счетным входом двоичного счетчика,выход которого соединен с входами ynpaV ления сдвигом первого и второго сдвигателей и адресным входом блока памяти констант, выход генератора син- .

Изобретение относится к вычислительной технике и предназначено для вычисления элементарных функций в устройствах, работающих в реальном масштабе времени. Известны устройства для вычисления элементарных функций, содержащие регистры, выходы которых подключены к входам сумматоров, выходы которых подключены к входам регистров, преднавначенные для вычисления элементарных функций по методу цифра за цифрой Cl1. Недостатки этих у/;тройств - небольшой набор реализуемых элементарных функций и низкая производительность. Наиболее близким по технической сущности к изобретению является уст ройство для вычисления элементарных функций, содержащее первый и второй регистры, выходы которых подключены к первь1м входам первого и второго сумматоров соответственно, выходы которых подключены к первым входам первого и второго регистров соответ ственно, первьй и второй сдвигатели выходы которых подключены к вторым входам первого и второго сумматоров соответственно,третий регистр, выход которого подключен к первому входу третьего сумматора, второй вх которого подключен к выходу блока памяти коэффициентов, генератор син хроимпульсов, причем вторые входы первого и второго регистров и первы вход третьего регистра являются вхо дами устройства. Устройство предназначено для вычисления элементарных функций sin Ч и cos f . Вычисления производятся по алгоритму Волдера б;4д 0;-,. arctgZ ; У;м yi+ л .; ,2 signe , , ii; :У„ х„ созЧ-; i 0,1,...,n, при начальных условиях о , о О, х,о /1 2. Недостатком известного устройства являютч;я ограниченные функциональные возможности из-за небольшого выбора реализуемых функций. Целью изобретения является расширение функциональных возможностей устройства за счет вычисления элементарных функций , NIT, arctgv/x и к ix + у2 . Поставленная цель достигается тем, что в устройство для вычисления элементарных функций, содержащее первый. второй и третий регистры, первый и второй сдвигатели, первьй, второй и третий сумматоры, блок памяти констант, генератор синхроимпульсов, причем выходы первого и второго регистров соединены с входами первого операнда соответственно первого и второго сумматоров, выходы которых соединены с первыми информационными входами первого и второго регистров соответственно, входы второго операнда первого и второго сумматоров с разрядными выходами соответственно первого и второго сдвигателей, выход третьего регистра - с входом первого операнда третьего сумматора, вход второго операнда которого соединен с выходом блока памяти констант, причем вторые информационные входы первого, второго и третьего регистров соединены соответственно с первым, вторым и третьим входами данных устройства, введены первый и -второй коммутаторы, четвертый регистр, триггер, элемент И, двоичный счетчик и блок управления, содержащий триггер,двоичный счетчик тактов. дешифратор, с первого по двенадцатый элементы И, с первого по пятый элементы ИЛИ, первьй и второй элементы НЕ, причем первые информационные входа первого и второго коммутаторов устройства соединены с выходом первого регистра, вторые информационные входы первого и второго коммутаторов - с выходом второго регистра выходы первого и второго коммутаторо с информационными входами первого и второго сдвигателей соответственно, выход второго сумматора - с информационным входом четвертого регистра, разрядный выход которого соединен с выходом второго регистра, выход третьего сумматора - с первым информаци онным входом третьего регистра, выход старшего разряда второго сумматора - с нулевым входом триггера, единичный выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом двоичного счетчика, выход которого соединен с входами управления сдвиго первого и второго сдвигателей и адресным входом блока памяти констант, выход генератора синхроимпульсов со счетным входом двоичного счетчика -актов блока управления и первым вхо дом первого элемента И блока управления, причем в блоке управления пер вый вход второго элемента И соединен с инверсным выходом первого разряда двоичного счетчика тактов, выход второго разряда которого соединен с прямым входом третьего элемента И, первый вход четвертого элемента И с выходом третьего разряда двоичного счетчика тактов, установочный вход двоичного счетчика тактов - с нулевьм входом триггера, единичный выход которого соединен с управляющим входом двоичного счетчика тактов, выход второго элемента И - с первым входом первого элемента ИЛИ .и входом первого элемента НЕ, второй вход первого элемента ИЛИ - с выходом первого эле мента И, выходы третьего и четвертого элементов И - соответственно с первым и вторым входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера, нулевой вход которого соединен с первым входом пятого элемента И, второй вход которого соединен с входом второго элемента НЕ и первым входом дешифратора, первый выход которого соединен с прямым входом третьего элемента ИЛИ, второй вход которого соединен с вторым выходом дешифратора, третий выход которого соединен с прямым входом шестого элемента И, вьосод которого соединен с третьим входом третьего элемента ИЛИ, четвертый вход которого соединен с выходом седьмого элемента И, прямой вход которого соединен с четвертым выходом дешифратора, вторыми входами второго и четвертого элементов И и инверсными входами первого и третьего элементов И, инверсный вход шестого элемента И - с первым инверсным входом седьмого элемента И,- прямой вход восьмого элемента И - с первым выходом дешифратора и первым входом десятого элемента И, первый вход девятого элемента И - с вторым выходом дешифратора и прямым входом одиннадцатого элемента И, инверсный вход которого соединен с вторым входом девятого элемента И, инверсный вход восьмого элемента И - с вторым входом десятого элемента И, выходы восьмого и девятого элементов И - соответственно с первым и вторым входами третьего элемента ИЛИ, выходы десятого и одиннадцатого элементов И - соотв.етственно с первым и вторым входами пятого элемента ИЛИ, выход первого элемента ИЛИ с. первым входом двенадцатого элемента И, второй вход которого соединен с единичньм выходом триггера, выход третьего элемента ИЛИ - с третьим .. входом двенадцатого элемента И, причем счетный вход двоичного счетчика тактов соединен с выходом генератора синхроимпульсов и управляющим входом четвертого регистра устройства, нулевой вход триггера блока управления с yпpaвлякя ими входами первого, второго и третьего регистров и установочным входом двоичного счетчика, второй выход девятого элемента И блока управления - с выходом старшего разряда второго регистра, инверсньй вход восьмого элемента И блока управления - с выходом старшего.разряда третьего регистра, второй инверсный вход седьмого элемента И блока управления - с выходом старшего разряда -четвертого регистра, инверсный вход шестого элемента И блока управления - с выходом старшего разрйда второго сумматора, второй вход дешифратора блока управления - с первым входом установки режима устройства, второй вход установки режима которого Соединен с управляющими входами первого и второго коммутаторов, управляющим входом блока памяти констант и первым входом дешифратора блока управления, выход второго . элемента НЕ блока управления- с единичным входом триггера, выход первого элемента НЕ блока управления - с управляющим входом второго регистра, выход второго элемента И блока управления - с управляющим входом четвертого регистра, выход первого элемента ИЛИ блока управления - с вторьм входом элемента И, выход двенадцатого элемента И блока управления - с управляющими входами первого,второго и третьего регистров, выход пятого элемента И блока-управления - с единичным входом триггера, йыход четвертого элемента ИЛИ блока управления - с управляющими входа ми первого и третьего сумматоров, выход пятого элемента ИЛИ блока управления - с управляющим входом второго сумматора. На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - структурная схема блока управления устройства. Устройство (фиг. 1) содержит с первого по четвертый регистры 1-4, первый, второй,и третий сумматоры 5-7, первьм и второй сдвигатели 8 и 9, блок 10 памяти констант, первый и второй коммутаторы 11 и 12, триггер 13, элемент И 14, двоичный счетчик 15,блок 16 управления, генератор 17 синхроимпульсов, первый, второй и третий входы 18-20 данных уст ройства . Блок управления (фиг. 2) содержит триггер 21, двоичный счетчик 22 так тов, дешифратор 23, с первого по две надцатый элементы И 24-35, с первого по пятый элементы ИЛИ 36-40, первый и второй элементы НЕ 41 и 42, с первого по восьмой входы 43-50 блока управления, с первого по восьмой вы ходы 51-58 блока управления. Регистры 1-3 имеют два входа прие ма операндов, регистры 2 и 4 - выхо с тремя стабильными состояниями. Сдвигатели 8 и 9 могут быть разрабо таны известными методами на основе ИС коммутаторов, например К155КП1. Код на управляющих входах сдвигатеде 1 9 равен количеству разрядов, на которое производится.сдвиг операндов в вправо (в сторону младших разрядов). Сумматоры 5-7 имеют вход управления знаком алгебраического сложения, при этом при подаче на управляющий вход ноля сумматоры производят сложение, в других случаях - вычитание. Бгок 10 памяти констант может быть построен на основе ПЗУ, причем объем ПЗУ разбит на 2 части: первая содержит коэффициенты arctg 2 , вторая коэффициенты - logf.(1+2) по адресу 1, при подаче на управляющий вход . ноля выдаются коэффициенты arctg 2, в других случаях коэффициенты -log/1+2-i). Рассмотрим работу устройства для вычисления элементарных функций в четырех режимах при количестве итераций в алгоритмах 2 8, причем прием информации в регистры 1-4 и увеличение содержимого счетчиков происходит по заднему фронту управляющих сигналов. В первом режиме производится вычисление функций sin Ч и cos Ч, при этом на входах 50 и 49 устаноглен код 00, что устанавливает триггер 13 в состояние 1. По сигналу начальной установки на входе 44 счетчик 15 устанавливается в состояние , счетчик 22 устанавливается в состояние . В нулевом состоянии счетчики 15 и 22 находятся до конца следующего такта, для чего сигнал начальной установки должен перекрывать синхроимпульс на входе 43, по которому происходит прием исходных данных алгоритма: 1/к - в регистр 1, - в регистр 2, 8(, - в регистр 3 с входов 18-20 соответственно. В следующем первом такте х из первого регистра 1 поступает на первый вход первого сумматора 5 и через первый вход второго коммутатора 12 и сдвигатель 9 на второй вход второго сумматора 6, у из второго регистра 2 поступает на первый вход сумматора 6 и через второй вход первого коммутатора 11 и сдвигатель 8 - на второй вход первого сумматора 5. При этом сдвигатели 8 и 9 пропускают операнды без сдвига, поскольку на них поступает управлякиций код Q. О со счетчика 15. Из блока Ю памяти констант на первый вход третьего сумматора 7 поступает коэфЛициент arctg Z, а на его второй вход из третьего регистра 3 - начал ное значение &о , Старший (знаковый) разряд операн да 60 по входу 46 поступает в блок 16 управления, который вырабатывает знак алгебраического суммирования для сумматоров 5-7. При нулевом сос тоянии выхода 57 сумматоры 5 и 7 -производят сложение, а иначе - вычитание из операндов на первых входах этих сумматоров. Аналогично сум матор 6 управляется состоянием вькод 58. Таким образом, на сумматорах 7, 6 и 5 производятся действия согласно первой итерации алгоритма (1). е. е„ о - oarctg 2; о о2 У, У, 1 0- Ь Уо2 и результаты х и N в конце первого такта по синхросигналу с выхода 55 записываются в регистры 1-3 соответ ственно. Так как -триггер 13 находится в состоянии Qj 1, то элемент И 14 разрешает прохождение синхроимпульса с выхода 54 на счетньй вход счетчика 15, состояние которого к концу первого такта увеличивается на единицу и становится равным Q 1. Состояние счетчика 22 тоже становится равным QT 1. В i+1-м такте работы устройства счетчик 15 находится в состоянии Q j. i, счетчик 22 - в состоянии Q i, таким образом, сдвигатели 8 и 9 пропускаю операнды сдвинутьми на i разрядов вправо (в сторону младших разрядов) а блок 10 памяти констант вьщает по адресу i константу arctg Z Тогда на первые входы сумматоров 5-7. поступают операнды х, у. и б; соответственно, а на вторые в.ькоды соответственно ; arctg 2 Сумматоры 5-7 производят действия согласно алгоритму (1), результаты X;,., у;, 9ui записываются в Vi+i i+1 записываются в регистры 1-3 соответственно. После этого по синхроимпульсу увеличивается состояние счетчиков 15 и 22 и стано вится равным соответственно Q i+1 и Q i + 1, При достижении счетчиком 22 состояния Q т Ь триггер 21 устанавливается в нулевое состояние и запрещает дальнейшую работу устрЬйства. При этом в регистрах 1 и 2 оказываются результаты х cos4 и у g sin Ч. Во втором режиме вычисляются функции arctg v/хи к ух + у . Этому режиму соответствует код 01 на входах 50 и 49.. Аналогично, как и в предьщущем режим.е, по сигналу на входе 44 триггер 13 устанавливается в состояние QYT 1 счетчик 15 в состояние Q j./ О, счетчик 22 - в хостояние а О, триггер 21 - в состояние Рт2 1 При этом в момент прихода синхроимпульса на вход 43 происходит прием исходных данных: в регистр 7, УО у - в регистр 2, XQ X - в регистр 1 с входов 20, 19 и 18 соответственно. Вычисления производятся по алгоритму Волдера 1+1 6,+ arctg Z ; У,Ч т У,--,- 2-.х.; х.+ . 2-у. при у.; 7, 1-, при У ; : 1. .0 arctgV/y Результатами являются из регистра 1 поступает на первьй вход сумматора 5 через первый вход коммутатора 12 и сдвигатель 9 - на второй вход сумматора 6. из регистра 2 поступает на первый вход сумматора 6 и через второй вход коммутатора 11 и сдвигатель 8 - на второй вход сумматора 5. На сдвигатели 8 и 9 поступает управляющий код QC О со счетчика 15, и они пропускают операнды со сдвигом на ноль разрядов вправо. Из блока 10 памяти констант на первый вход сумматор а 7 поступает коэффициент arctg 2° , а на его второй вход из регистра 3 - б Блок 16 управления анализирует знаковый разряд регистра 2, поступивший на его вход 45, и выдает сигналы управления знаком алгебраическопо сложения на выходы 57 и 58 сумматоров 5-7 согласно алгоритму (2). Результаты суммирования: х, у, 9 соответственно записываются в регистры 1-3 по сигналу с выхода 53. Состояние счетчиков 15 и 22 увеличивается на единицу и становится равным (Jlj. 1 и QT 1 соответственно Аналогично в i+1-м такте работы счет9чик 15 находится в состоянии р i счетчик 22 - в состоянии Q i. ТаКИМ образом, сдвигатели 8 и 9 пропускают операнды сдвинутыми на i раз рядов вправо, а блок памяти констант выдает константу arctg 2 . Тогда су маторы 5-7 выполняют соответственно действия х +Ji2V,i; у-, ,; б + arctg 2 , и результаты х. У;4, иQj+ записываются в регистры 1-3 соответственно. После этого по синхроимпульсу увеличивается состояние счетчиков 15 и 22 и становится равным соответственно. При достиже.нии счетчиком 22 состояния Q 8 триггер 21 устанавливается в состояние Qf j, О и запрещает дальнейшую работу устройства При этом в регистрах 1 и 3 оказывают ся результаты х к тх н-у arctg у/х соответственно. Вычисление функции log х производится по несколько видоизмененному итеративному алгоритму. Исходные данные следующие: у,0; .1 т 0. На i+1-м шаге производим вычисления х,2-%, причем после того, как первый раз tp 1 принимает последовательно значения m 1, 2, 3, ... Вычисление функции производится при подаче на входы 50 и 49 кода 10 Сигналом на выходе 56 триггер 13 ус танавливается в состояние Q-ri О, счетчик 15 - в состояние ftc О, сч чик 22 - в состояние Q 0. В нулевом такте по синхроимпульсу на входе 43 по сигналу на выходе 55 ,происходит прием исходных данных: Хр X - в регистр 2, У(, О - в регистр 3. В первом такте -к. из рег стра 2 поступает на первый вход сум матора 6 и через второй вход коммутатора 12 и сдвигатель 9 - на второй вход сумматора 6. Из блока 10 памяти, констант на первый вход сумматора 7 поступает коэффициент logj, (1+2), где m Qj. О, а на его второй вход из регистра 3 посту пает начальное значение у. Суммато 99. 10 6 производит действие tj, х, + 2 х,. Если tj, -, Кстарший разряд РД8 1) j то триггер 13 устанавливается в состояние QT 1 которое остается неизменным до конца выполнения алгоритма. По приходу синхроимпульса на вход 43 по сигналу на выходе 55 в регистр 2 записьшается х, t. а в регистр 3 - у УО - log г (1+2-) в случае, если О, иначе содержимое этих регистров остается неизменным. Состояние счетчика 22 становится равным QT 1 Состояние триггера 13 разрешает прохождение синхроимпульсов на счетный вход счетчика 15 через элемент И 14, и если 1 то его состояние становится равным 3с 1, иначе остается неизменным. Аналогично в 1+1-м такте состояние счетчикаМ5 равно Q j т, сдвигатель 9 пропускает операнд х , на m разрядов сдвинутым вправо, а сзт матор 6 производит действие t -, + . , блок 10 памяти констант вьщает константу log( ) , сумматор 7 производит действие у - 1+2) . Если старший разряд не единица, то по синхроимпульсу полученные значения х- и ., записьюаются в регистры 2 и 3 соответственно. После этого при Q-j-i со-t держимое счетчика 15 увеличивается на единицу и становится равным QC ,1+1. а состояние счетчика 22 - QT i+1. Если Q 8, то алгоритм считается законченным, и триггер 21 устанавливается в О Ри этом в регистре 3 находится результат yj . Вычисление функции Ух производится по улучшенному итеративному алгоритму. Исходные данные: в i о на k+1-м шаге производятся вычисления+ t: X, «- 2 t.; 1,- .при -, 1 или t j , 1; vi l, при Sj 1 или t- 1; t f, 1 или t 1; t, i 1. i t причем после первого раза, когда t - 1 или 1 : 1, m принимает последовательно значения т 1,2,3,...

Вычисление функции производится при подаче на входы 50 и 49 кода 11. При подаче сигнала на вход 44 триггер 13 устанавливается в состояние Qy О, триггер 21 - в состояние 5 1, счетчик 15 - в состояние QC О,

. счетчик 22 - в состояние QT 0. В нулевом такте по синхроимпульсу на входе 43 происходит прием исходных данных: х х - в регистр 2, УО 10

X - в регистр 1 В первом такте X из регистра 2 поступает на первый вход сумматора 6 и через второй вход коммутатора 12 и сдвигатель 9 - на второй вход сумматора 6. При этом сум-15 матор 6 производит действие + . Если t (J 1, то триггер 13 устанавливается в состояние QT)( 1По приходу синхроимпульса на вход 43 в регистр 4 записывается t, а 20 содержимое счетчика 22 увеличивается на единицу и становится равным 0..|. 1. Во втором такте регистр 4 вьщает

tjj , которое поступает непосредственно через второй вход коммутатора 12 и 25 сдвигатель 9 на первый и второй входы сумматора 6, который производят действие 1 д t + 2 t. Если IQ 7 1, то триггер 13 устанавливается в состояние 1, в котором остается зо до конца выполнения алгоритма. Одно- временно - из регистра 1 поступает на первьй вход сумматора 5 и через пе-рвый вход коммутатора 11 и сдвигатель 8 - на второй вход сумматора 5, которьй производит действие у,. Если старший разряд регистра 4 и знаковьй разряд сумматора 6 равны нулю, т.е. to 0 и1{) 0,то по сигналу на шине 55 происходит прием Q операндов x 2o ну у +2 у,, с выходом сумматоров 6 .и 5 в регистр 2 и 1 соответственно, иначе содержимое этих регистров остается неизменным. Одновременно с этим содержимое счетчика 22 увеличивается и становится равным QT и, если QT 1, то содержимое счетчика 15 увеличивается и становится равным QC - 1 т. Аналогично в 2i+1-M .. такте сумматор 4 производит действие tj ,-, результат которого записывается в регистр 4, состояние счетчика 22 становится равным Q-|. 2 +1. В 2л +2-м такте „ сумматор 6 производит действие ti + , а сумматор 5 - у,- + 2 уЕсли и , т.е. Р4а О и

Р О, то результаты х,- и

у, + 2 у записываются в ре1+1

гистры 2 и 1 соответственно, и содержимое счетчика 15 увеличивается ( ftc in + 1 при QTI 1) При достижении счетчиком 22 состояния

Q 16 триггер 21 устанавливается в состояние работа устройства останавливается. При этом в регистре 1 оказывается результат ув-. Ух.

Блок управления работает следующим образом.

При наличии сигнала начальной установки в нулевом такте на входе 44 триггер 21 устанавливается в состояние 1 а счетчик 22 - в состояние Q 0. Счетчик 22 производит подсчет количества тактов, начиная с первого, элементы 26, 27 и 37 образуют коммутатор выбора момента окончания вычислений, и сигнал с его выхода, останавливает работу устройства установкой триггера 21 в состояние

О При этом в первых трех режимах вычисления продолжаются 2 8 тактов, и на вход триггера 21 подается через элементы 26 и 37 сигнал с выхода третьего разряда счетчика 2 а в четвертом режиме вычисления продолжаются 16 тактов, и сигнал на триггер 21 подается через элементы 27 и 37 с выхода четвертого разряда счетчика 22. С выхода коммутатора, образованного элементами 24, 25 и 36, подаются стробы увеличения содержимого счетчика 15 через элемен И 14. В четвертом режиме увеличение состояния счетчика 13 происходит в четные такты, и поэтому источником стробов является инверсный выход первого разряда счетчика 22 в отличие от остальных режимов, когда источником стробов является генератор 17 синхроимпульсов. Сигнал на выходе 53 появляется только в четвертом режиме в четные такты и разрешает выдачу содержимого регистра 4. Элемент НЕ 41 инвертирует состояние выхода 53 и выдает сигнал на выход 56, который является разрешением выдачи одержимого регистра 2. С выхода эле1мента И 35 подается сигнал на выход 55 приема кода в регистры 1-3, который сформирован конъюнкцией сигналов с выхода 54, состояния триггера 21 И состояния выхода коммутатора условия, образованного элементами 29,30 1311 и 38, который в первых двух режимах выдает единцу, втретьем режиме единицу, если старший разряд сумматоров - ноль, и в четвертом режиме выдает единицу, если и разряд и старший разряд Р,-, регистра 4 - нули. Коммутатор, образованный из элементов 31, 32 и 39, выдает управляющий сигнал через выход 57 на сумматоры 5 и 7, причем на его выходе единиц., если старший разряд Р( регистра 3 в первом режиме равен нулю или старший разряд Р регистра 2 во втором режиме равен единице. Коммутатор образованный из элементов 33,. 34 и 40 и управляющий сумматором 6, имеет на выходе 58 единицу в случае, если. 9 в первом режиме и если О во втором режиме. Дешифратор 23 производит дешифрацию кода режима, соответственно, на его к-м выходе присутствует единица в к-м режиме. Сигнал с выхода элемента И 28 в третьем и четвертом режимах устанавливает триггер 13 в состояние Q-h - О, а сигнал с выхода элемента НЕ 42 в первом и втором режимах - в состояние «Т1 1. эффективность изобретения заключается в расширении функциональных возможностей устройства за счет дополнительного вычисления элементарных функций Ро X, Ух, drct у/х и КУХ2 +у2 .