Устройство для вычитания Советский патент 1980 года по МПК G06F7/50 

I

Изобретение относится к вычислительной технике и тфедназначено для использования в арифметических устройсизах ЦВМ.

Известно устройство для вычитания, содержащее регистры, триггеры, элемента И, ИЛИ, НЕ и задержки l .

Недостатком такотх) устройства является то, что данное устройство производит только вычитание двоичных чисел и не может непосредственно производить их сложение. Кроме того схема такою уст.ройства довольно сложна.

Известно устройство для сложения и вычитания, содержащее три регистра и одноразрядный сумматрр-вычитатель, в котором для выполнения операций сложения или вычитания нет необходимости в предварительном преобразовании кодов 2.

Недостатком такого устройства является его относительная сложность.

Наиболее близким к изобретению является устройство для вычитания, содержащее два регистра, триггер, четыре эле-

мента И, два элемента ИЛИ, элемент НЕ и два эиемейта задержки 3 .

Недостатком такого устройства является его функциональная оттмниченность, состоящая в невозможности выполнения операции сложения без преобразования кодов чисел, например в дополнительный код. ,i

Целы изобретения - расширение функциональных возможностей устройства, за10ключающееся в возможности выполнения операции сложения.

Для достижения поставленной цели в устройство для вычитания, содержащее два регистра, триггер, четыре элемента

15 И, два. элемента ИЛИ, элемент НЕ и два элемента задержки, причем единичный Е нулевой выходы триггера подключены к первым входам первого и второхю эпеме&тов И соответственно, вторые входы ко2@торых соединены с выходом первого регистра, вход которого подключен к выходу первого элемента И, выход второго элемента И через первый элемент задержки подключен к едигшчному входу тригпз- ра, нулевой и единичный выходы триггера соединены с тюрвыми входйми третьего и четвертого элементов И соответст венно, выходы которых подключены ко входам первого элемента ИЛИ, выход которого соединен со входом второго регист ра, выход которого подключен ко второму входу третьего) элемента И и вхойу элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, нулевой вход триггера через второй элемент задержки соединен с выходом Второго элемента ИЛИ, первыйвход которого подключен к шине сброса, введены пятый и шеетой элементы И, выходы которых подключены ко второму и третьему входам второго элемента ИЛИ, первые входы подключены соответственнд К шине вычитания и шине сложения, а вторые входы - соответственно к выходу второго регистра и выходу элемента НЕ. На чертеже изображена функциональная схема устройства. Устройство для вы:читания содержит два регистра 1 и 2, триггер 3, два элемента задержки 4 и 5, элементы 6-11 И, элементы 12 и 13 ИЛИ, элемент 14 НЕ, шину 15 сбрсоа, шину 16 вычитания и шину 17 сложения. Выход регистра 1 подключен к первым входам элементов 6 и 7 И. Второй вход элемента 6 И подключен к единичному выходу триггера 3 и первому элементу 8 И. Второй вход элемента 7 И подключен к нулевому выходу триггера 3 и первому входу элемента 911, подключенного вторым входом к входу элемента 14 НЕ, первому входу элемента 10 И и выходу регистра 2. Регистр подключен входом к выходу элемента 12 ИЛИ, подкояоченного входами к выходам элементов 8 и 9 И Выход элемента 6 И подключен к входу регистра 1. Выход элемента 7 И подключен к входу элемента 4 задержки, подключенного выходом к единичному входу триггера 3, нулевой вход которого подключен к выходу элемента 5 задержки. Элемент 13 ИЛИ подключен выходом к входу элемента 5 задержки, первым входом - к шине 15 сброса, вторым входом - к выходу элемента 10 И и третьим входом - к выходу элемента 11 И. Второй вход апвмента 10 И подключен к шине вычитания 16. Первь1й вход аяемента 11 И шдключеа. к второму входу элемента 8 И и выходу виелюнта 14 НЕ, а второй вход - к шине 17 сложения. Устройство дпи вычитания работает следующим образом. В исходном состоянии триггер 3 устанавливается в нулевое состояние си1Лналом, поступающим по шине 15 сброса. работа устройства в режиме вычитания обеспечивается подачей потенциала по шине 16 вычитания на второй вход элемента 10 И, который открывается этим сигналом,/ в режиме сложения отпиракмций готенциал поступает по шине 17 сложения на второй вход элемента 11 И. в решстр 1 по синхроннзирукяцим импульсам тактовой частоты последовательно, начиная с младших разрядов, зашюывается двоичный код вычитаемогх) {в р&жиме вычитания) либо двоичный код первого слагаемого (в режиме сложения). В регистр 2 двоичный- код уменьшаемого (в случае вычитания) либо второго слагаемого (в случае сложешш) записы- вается последовательно по синхронизирующим импульсам, задержанным на полпериода тактовой частоты , отасосительно синхронизирующих импулы:ов регистра 1. На шину 15 сброса поступает серия временных сигналов, совпадающих по времени с моментами считывания с выхода регистра 2 последнего п -го разряда двоичвого кода. Рассмотрим работу устрсйства в режиме вычитания, в котором элемент 1О И открыт сигналом, поступающим по шине вычитания 16, а элемент 11 И закрыт ввиду отсутствия сигнала на шине сложения 17. Двоичные коды вычитаемого считываются с выхода регистра 1 посяедовательйо, начиная с младшего разряда. Так Как в исходном состоянии триггер 3 находи ся в нулевом состоянии, то элемент 9 И открыт его нулевым выходом, а элемент 8 И закрыт его единичным выходом. С выхода регистра 2 считывается последовательно, начиная с младшего разряда. двоичный код умейьшаемого, который через элемент 9 И, открытый нулевым выходом триггера 3, и элемент 12 ИЛИ поступает на вход регистра 2 Таким образом, младшие разряды уменьшаемого переписываются без изменения с выхода регистра: 2 на его вход до тех пор, пока триггер 3 не перейдет в единичное состояние. 574 Триггер 3 установится в единичное состояние первой младшей единицей двоичного кода вычитаемого, которая с вылоца регистра 1 через элемент 7 И, открытый нулевым выходом триггера 3, поступает на единичный вход триггера 3 спустя время задержки элементом 4. Эле мент 4 задерживает импульс единицы кода вычитаемого на время его действия на выходе регистра 1. В результате триггер 3 перейдет в ед состояние только после окончания де1Ьтвия импульса единицы вычитаемого н выходе регистра 1. Этим обеспечивается стирание первой единицы кода вычитаемог с помощью аиемента 6 и, закрытого единичным выходом триггера 3. После перехода триггера 3 в единичное состояние элементы 7 и 9 И закрыва ются нулевым выходом триггера 3, а эиементы 6 и 8 И откроются единичным выходом триггера 3. В результате инвертарованный с помощью элемеета 14 НЕ двоичный код умень шаемого поступает гёрез аиеменид 8 И и 12И/М на вход регистра 2, а двоичный код вычитаемого переписывается без измежния через элемент 6 И с выхода регистра 1 на его вход. Так будет продолжаться до тех сор, тюка ва выходе регистра 2 не появится кмпульс единицы двоичного кода уменьшаемого, который через эавыеКгы 5 И, 13ИЛИ и элемент 5 зодержки поступит на нулевой вход триггера 3. Элемент 5 задержки задерживает импульс единицы уменьшаемого на время его действия на выходе решстра 2. Этим обеспечивается инвертирсюание единицы двоичного кода уменьшаемого с помсндью элемента l4HE. После перехода триггера 3 в нулевое состояние импу тъсом единицы двоичного кода уменьшаемого уст1х йство возвращается в исходное состояние,и процесс вычислений повторяется аналошчным образом. Следующие разряды уменьш мого после установки триггера 3 в нулевое состояние перешюываются без изменения с выхода регистра 2 на его вход через элементы 9 И и 12 ИЛИ до тех пор, пока следукидан единица вычитаемого через элементы 7 И и алемеит 4 задержки не переведет триггер 3 в единичное состояние. Единица вычитаемого, которая устанавливает триггер 3 в единичное состояние, на вход рагастра 1 не проходит в 136 стирается с помощью элемента 6 И, зекрытого единичным выходом триггера 3. После перехода триггера 3 в единичное состояние двоичный вод вычитаемого переписывается без изменения с выхода рег-истра 1 на его вход через элемент 6 И, открытый единичным выходом тригг Р двоичный код уменьшаемого ийвертируется элементом 14 НЕ и через элементы 8 И и 12 ИЛИ записывается регистр 2 до тех. пор, пока единица двоичного кода уменьшаемого с выхода регистра 2 не поступит на вход установ нулевое состояние триггера 3 через элемент 10 И. 13 ИЛИ и элемент 5 эадержки, Вычислительный процесс вычитания продолжается до тех пор, пока в репютре 1 «® сотрется последняя единица двоичного кода вычитаемого. Двоичный код разности фиксируется в регистре 2. Если уменьша ° меньше вычитаемого разность полу дополнительном коде, Рассмотрим работу устройства в режиме , который устанавливается подачей по шине сложения 17 отпиракшего сигнала на второй вход элемента 11 И. В исходном состоянии триггер 3 находится в нулевом состояЕии, элементы 7 и 9 И открыты нулевым выходом триггера 3, а элементы 6 и 8 И закрыты единичным выходом триггера 3. Двоичный код второго слагаемого, начиная с младаиих разрадов, переписываетс я без изменения с выхода регистра 2 на его вход через элементы 9 И и 12 ИЛИ до тех пор, пока триггер 3 не перейдет в единичное состояние. Триггер 3 переведет единичное состояние первая младшая единица двоичного кода первого слагаемого, которая с выхода регистра 1 поступит через элемент 7 И, открытый нулевым выходом триггера 3, и элемент задержки 4 на единичный вход триггера 3. Благодаря элементу задержки 4 эта единица двоичного кода первого слагаемого на вход регистра 1 не noCTytMT и сотрется с помошью элемента 6 И, закрытого единичным выходом триггера -3. После перехода триггера 3 в единичное состо5шие двоичный код второго слагаемого инвертируется элементом 14 НЕ и записывается в инвертированном виде через элемент 8 И, открытый единичным выходом триггера 3, и элемент 12 ИЛИ в регистр 2. В это время двоичный код первого слагаемого переписывается без изменения через элемент 6 И, открытый единичным выходом Триггера 3, с выхода регистра 1 на етх вход. Так будет продолжаться до первого нуля в двоичном коде второго слагаемого, который с помощью элемента 14 НЕ преобразуется в единичный сишал. Этот едитгчный импульс с выхода элемента 14 НЕ через элементы 8 И, 12 И/И записывается в регистр 2 и через зяементы 11 И, 13 ИЛИ и элемент 5 зaдepжjки поступает на нулевой вй)д триггера 3. Посж перехода триггера 3 в нулевое состояние устройство возвращается в исходное состояние, и пршесс вьгчислешш повторяется аналогичным образом. Следующие разрвды второго слагаемо14) тюсле перехода триггера 3 в нулевое состояние переписываются без изменения через элементы 9 И, 12 ИЛИ с выхода р гистра 2 на его вход до следующей единицы первого слагаемого, которая через щемент 7 И и элемент 4 задержки переводит триггер 3 в единичное состояние, и стирается с помошгью элемента б И, закрытого единичнзым выходом триггера 3. После перехода триггера 3 в единичное состояние двоичный код первого слагаемрГо переписьшается без изменения через элемент б И, открытый едиййчньш ЁЬГХО дом триггера 3, с выхода регистра 1 на его вход. Двоичный код второго слагаемого инвертируется элементом 14 НЕ и записывается в инвертированном виде через элементы 8 И, 12 ИЛИ в регистр 2 до первого нуля в двоичном коде второго слагаемого, который через элемент 14 . НЕ в биде импульса единицы запишется в реги.стр 2 через элемент 8 И, 12 ИЛИ и через элементы НИ, 13 ИЛИ и элемен 5 задержки Переведет триггер 3 в нулевое состояние. Процесс вычислений продолжается до тах пор, пока в регистре 1 не сотрется последняя единица двоичного кода первого слагаемого. Результат сложения фиксируется в регистре 2. Данное устройство обладает более широкими функциональными возможностями по сравнению с известным, так как кроме операции вычитания позволяет осущес влять операцию сложения двух двоичных операндов. 74 Формула и р е т е и и я Устройство для вычитания, содержащее два регистра, триггер, четыре элемента И, два элемента ИЛИ, элемент НЕ и два элемента задернски, причем единичный и нулевой выходы триггера подключены к первым входам первого и второго элементов И соответственно, вторые входы которых соединены с выходом первого репгстра, вход которого подключен к выходу первого элемента И, вькод второго элемента И через первый элемент задержки подключен к единичному входу триггера, нулевой и единичный выходы триггера соединены с тервы ги входами третьего и четвертого элементов И соответственно, выходы которых подключены ко входам первого элемента ИЛИ, выход которого соединен со входом второго регистра, выход которого подключен ко второму входу третьего элемента И и входу элемента НЕ, выход которого подключен ко второму входу четвертого элемента И, нулевой вход триггера через второй элемент задержки соединен с выходом второго элемента. ИЛИ, первый вход которого Подключен к шине сброса, отличающееся тем, что, с целью расширения функциональных возможностей устройства, зайлючающеххюя в возможности выполнения операции сложения, в устройство введены пятый и шестой эл1ементы И, выходы которых подключены ко второму и третьему входам второго элемента ИЛИ, первые входы подключены соответственно к щйне вь1 таВия и шине сложения, а вторые входы - соответственно к выходу второго регистра и выходу элемента НЕ. Источники информации, принятые во внимание при Эйкшртизе 1.Авторское сйидетельство СССР по заявке Ks 2500770/18-24, кл. Q Об F7/50, 1977. 2.Справочник по цифровой вычислительной технике. Под ред. Б. Н. Малиновского. Киев, Техника, 1974, с.1«8, рис. 4.266. 3.Авторское свидетельство СССР цо sasmKs & 2586372/18-24, кл. G 06 Р 7/50, 1978 (прототип).