Множительное устройство Советский патент 1980 года по МПК G06F7/52 

(54) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть исполь зовано в арифметических устройствах цифровых ЭВМ малого и среднего клас са. Известны устройства для умножени двоичных чисел, содержащее параллел ный сумматор и сдвиговые регистры. Умножение в таких устройствах выполняется одновременно на несколько разрядов множителя 1, Известно множительное устройство умножение в котором выполняется одновременно на четыре разряда множителя за счет образования в каждом шаге умножения двух простых кратных множимого, соответствующих двум парам разрядов множителя 2. Недостаток устройства - использование громоздкого трёхвходового сумматора с приведением переносов. Известны также множительные устройства, в которых одновременное умножение на 4 разряда множителя обеспечивается предварительным вычислением кратных множимого. Кратные хранятся в специально отведенных ячейках местной памяти. Число кратных выбирается таким, чтобы в процессе умножения на каждую тетраду множителя выполнялось меньше подсуммирований к текущему частичному, произведению, причем для значений тетрад множителя от iOOO до 1111 вместо сложения производится вычитание кратных 3. Недостатком известных устройств является невысокое быстродействие вследствие необходимости на казвдом шаге умножения производить несколько циклов суммирования. Дополнительные циклы требуются для подсуммирования старших разря-. дов кратных, так как по разрядности кратные больше множимого и занимают обычно две ячейки местной памяти. Наиболее близким по техническому исполнению является множительное устройство, содержащее сумматор, память кратных множимого, первый и второй сдвиговые регистры, узел управления, первый йход сумматора подключен к выходу памяти кратных, второй вход сумматора подключен к выходу первого сдвигового регистра, выход сумматора подключен ко входам сдвиговых регистров, выход младшей тетрады второго сдвигового регистре

подключен ко входу узла управления, выход которого подключен к адресному входу памяти кратных 4.

Недостатком данного устройства является HeBbicqKoe быстродействие.

Цель изобретения - -повышение быстродействия.

Для достижения поставленной цели в устройство, содержащее сумматор, .память кратных множимого, первый и второй сдвиговые регистры, узел управления, причем выход сумматора подключен ко входам первого и второ сдвиговых регистров и ко входу памяти кратных, выход младшей тетрады второго сдвигового регистра соединен со входом узла управления, первый выход которого подключен к адресному входу памяти кратных, введены реверсивный счетчик, узел хранен старших разрядов кратных множимого, первый и второй входные регистры, причем счетный вход реверсивного счетчика соединен с выходом иереноса старшего разряда сумматора, установочный вход реверсивного счетчика соединен с выходом узла хранения старших разрядов кратных, разрешающий вход реверсивного счетчика соединен со вторым выходом узла управления, третий выход которого соединен с разрешающим входом старшей тетрады первого сдвигового регистра а четвертый выход - с выходной шиной устройства, выход реверсивного счетчика соединен с информационным входом старшей тетрады первого сдвигового регистра и со входом узл хранения старших разрядов кратных, управляющий вход узла хранения старших разрядов кратных соединен с первым выходом узла управления, выход младшей тетрады первого сдвигового регистра.соединен с информационным входом старшей тетрады второго сдвигового регистра, первый вход первого входного регистра соединен первой входной шиной устройства,второй вход первого входного регистра соединен с выходом памяти кратных, а вьгход - с первым входом сумматора, первый вход второго входного регистра соединен с второй входной шиной устройства, второй вход второго входного регистра соединен с выходом первого сдвигового регистра а выход - со вторым входом сумматора.

На чертеже представлена схема множительного устройства.

Множительное устройство содержит память 1 кратных множимого, первый входной регистр 2, первую входную шину 3 ус±ройства, сумматор 4, второй входной регистр 5, : вторую входную шину 6 устройства, первый регистр 7 сдвига| второй регистр 8 сдвига, младшую тетраду 9 второго регистра сдвига, узел 10

управления умножением, первый вы- ход 11 узла управления умножением, узел 12 хранения старших разрядов кратных, реверсивный счетчик 13, старшую тетраду 14.первого регистра сдвига, второй 15 и третий 16 выходы узла управления умножением, выход 17 переноса из старшего разряда сумматора, выходную шину 18 устройства.

Умно.кение в устройстве выполняет одновременно на четыре разряда множителя, начиная с младших разрядов Разрядность сумматора -4 равна разряности ячейки памяти 1 кратнык и регистров 7,8 сдвига.

В начале операции вычисляются кратные множимого А. Так, для кратного 2А множимое А подается на первый 2 и второй 5 входные регистры (с первой 3 и второй 6 вхоных шин устройства) и складываются в сумматоре 4. Результат с выхода cy;viMaTOpa 4 записывается в определенную ячейку памяти кратных, а выходной перенос, если он появится, запомнится в реверсивном счетчике 13 (предварительно сброшенном в О), и оттуда записывается в соответствующую ячейку узла 12 хранения старших разрядов кратных, представляющего собой группу ад1 есуемых регистров (ячеек). При вычислении кратного ЗА, кратное 2А считывается из памяти 1 кратных и узла 12 хранения старших разрядов. Разряды кратного, считанные из памяти 1 кратных, подаются на первый входной регистр 2, а старший разряд из узла 12 поступает на установочный вход реверсивного .счетчика 13. На второй входной регистр 5 снова подается по входной шине б множимое А. После сложения в сумматоре 4 и добавления выходного переноса (если он появится) к содержимому реверсивного счетчика 13 получившееся кратн ЗА запишется в ячейки памяти 1 кратных и узла 12 хранения старших разрядов.

Подобным же образом вычисляются и следующие кратные. Если, например вычисляются кратные, соответствующие кодам 0010 - 1000 тетрады множителя (2А, ЗА, 4А, 5А, 6А, 7А и 8А) , то узел 12 хранения должен иметь семь ячеек для запоминания в них старших разрядов кратных. Разрядность ячеек узла 12 меняется от одного бита (для 2А) до четырех бит (для 8А), Для кодов 1001 - 1111 в тетраде множителя кратные не вычисляются, так как при этих кодах суммирование заменяется вычитанием из частичного произведения кратных, соответствующих кодам 0111 - 0001 в тетраде множителя.

Перед начапм основных циклов умножения, кратные хранятся в памяти 1 и узле 12, множитель заносится (через сумматор) во второй регистр 8 сдвига, а первый регистр 7 сдвига обнуляется.

В каждом цикле умножения, в зависимости от содержимого младшей тетрады 9, узел 10 управления умножением выдает на выход 11 соответствующий адрес. По этому адресу считывается из памяти 1 кратных и узла 12 соответствующее кратное, все разряды которого, кроме старших занесутся на первый входной регистр 2. Старшие разряды этого кратного с выхода узла 12 занесутся в реверсивный счетчик через его установочные входы. На второй входной, регистр 5 подается частичное произведение (нули в первом цикле) с первого регистра 7 сдвига.

В зависимости от кода в младшей тетраде регистра 8, сумматор 4 выполнит или сложение или вычитание (кратного из частичного произведения) . При появлении переноса на выходе 17 сумматора 4, он поступит на счетный вход реверсивного счетчика 13 и, в зависимости от сигнала на выходе 15 узла управления умножением, произойдет или добавление или вычитание единицы из содержимог реверсивного счетчика 13.

После сложения (вычитания) резултат с выхода сумматора 4 заносится в первый регистр 7 сдвига, в котором затем произойдет сдвиг полученного частичного произведения вправо на четыре разряда. При сдвиге в сташую тетраду 14 регистра 7 сдвига передается по сигналу с выхода 16 узла 10 управления умножением содержимое реверсивного счетчика 13. Однвр менно множитель хранящийся в регистре 8 также сдвинется на четыре разряда вправо. В младшей тетраде 9 этого регистра окажется следующая тетрада множителя, а в старшую тетраду регистра 8 заносится содержимое младшей тетрады регистра 7 сдвига. После умножения на последнюю (старшую) тетраду множителя узел 10 управления умножением выдаст сигнал окончания операции на выходную шину 18. устройства.

Старшая часть произведения находится в регистре 7, младшая часть произв.едения - в регистре 8,

Предлагаемое изобретение обеспечивает увеличение быстродействия множительного устройства за счет сокращения в два раза количества циклов суммирования на каждом шаге умножения. Если принять разрадность операндов равной 32, то при умножении одновременно на четыре бита множителя, в предлагаемом устройстве потребуется восемь циклов суммирования, вместо шестнадцати.

в два раза также уменьшится количество циклов сумьчирования при вычислении кратных множимого. Если учесть время фазы выборки команды, то полное время выполнения команды .умножения сократится примерно на 30-50% по сравнению с прототипом.

Формула изобретения

o

Множительное устройство, содержащее сумматор, память кратных множимого, первый и второй сдвиговые регистры, узел управления, причем выход сумгиатора подключен ко входам

s первого и второго сдвиговых регист ров и ко входу памяти кратных, вы;-ход младшей тетрады второго сдвигового регистра соединен со входом узла управления, первый выход кото0рого подключен к адресному входу памяти кратных, отличающеес я тем, что, с целью повышения быстродействия в устройство введены реверсивный счетчик, узел хране5ния старших разрядов кратных, первый и второй входные регистры, причем счетный вход реверсивного счетчика соединен с выходом переноса старшего разряда сумматора, уста0новочный вход реверсивного счетчика соединен с выходом узла хранения старших разрядов кратных, разрешающий вход счетчика соединен со вторым выходом узла управления, третий

5 выход которого соединен с разрешаюшим входом старшей тетрады первого сдвигового регистра, а четвертый выход - с выходной шиной устройства, выход реверсивного счетчика соединен с информационным входом старшей

0 тетрады первого сдвигового регистра и со входом узла хранения старших .разрядов кратных, управляющий вход узла хранения старших разрядов кратных соединен с первым выходом

5 узла управления, выход младшей тетрады первого сдвигового регистра соединен с информационным входом старшей тетрады .второго сдвигового регистра, первый.вход первого вход0ного регистра соединен с первой входной шиной устройства, второй вход первого входного регистра соединен с выходом памяти кратных, а выход - с первым входом сумматора, первый вход второго входного ре5гистра соединен с второй входной шиной устройства, второй вход второго входного регистра соединен с выходом первого сдвигового регистра, а выход - со вторым входом сумматора.

Источники информации, принятые во внимание при экспертизе

1, Каган Б.М., Каневский Н.М.

5 Цифровые вычислительные машины и

системы,- М., Энергия , 1973, с. 327 - 346.

4. Хетагуров Я.А., Малишевский В.В., Потураев О.С. Основы инженерного проектирования управляющих ЦВМ, М., Сов. радио , 1972, с. 123-134 (прототип).