Устройство для контроля блоков памяти Советский патент 1980 года по МПК G11C29/00 

1

Изобретение относится к области запоминающих устройств и может быть использовано для контроля блоков памяти, а также для контроля инфор- мационного тракта запоминающее устройство команд - процессор.

Известны устройства для контроля памяти 1 и 2 .

Одно из известных устройств со- 0 держит схему контроля на четность, соединенную с выходным регистром запоминающего устройства, и схему управления, вход которой подключен к выходу схемы контроля на четность, 15 входные и выходные вентили l .

Недостаток этого устройства-отсутствие коррекции обнаруженной ошибки.

Из известных устройств наиболее 20 близким техническим решением к данному изобретению является устройство, в состав которого входят схема контроля на четность, соединенная с выходным регистром запоминающего 25 устройства, и схема управления, вход которой подключен к выходу схемы контроля на четность, входные и выходные вентили, сумматор по модулю два 2 . 30

Недостатком этого устройства является небольшая скорость коррекции ошибки.

Целью изобретения является повышение быстродействия устройства за счет сокращения времени коррекции сяиибки.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее блок свертки по модулю два, входные и выходные элементы И, сумматоры, и блок управления, причем одни входы входных и выходных элементов И подключены соответственно ко входам устройства и выходам сумматоров, другие входы - соответственно к первому и второму выходам блока;управления, вход которого соединен с выходом блокасвертки по модулю два, входы которого подключены ко входам устройства, первые входы сумматоров подключены к выходам входных элементов И, выходы выходных элементов И яйляются выходами устройства, введены регистры по числу разрядов блока памяти, одни входы которых подключены к выходам сумматоров, другие - к третьему выходу

олока управления, а выходы соединены со вторыми входами соответствующих сумматоров.

На чертеже изображена структурная схема предложенного устройства.

Вхохцл устройства подключаются к выходам выходного регистра 1 блока памяти, состоящего из триггеров 1-1-1-п и имеющего информационные шины 2 (где п - разрядность блока

Пс1МЯТи) .

Устройство содержит блок свертки по модулю два 3, входные элементы И 4 , блок управления 5, сумматоры 6, выходные элементы И 7 и регистры 8 по числу разрядов блока памяти. Одни входы элементов И 4 и

7подключены соответственно ко входам устройства и выходам сумматоров 6, другие входы - соответственно к первому и второму выходам блока управления 5. Первые входы сумматоров 6. подключены к выходам элементов И 4, вторые входы - к выкода регистров 8. Одни входы регистров

8подключены к выходам сумматоров

б, другие - к третьему выходу, блока управления 5.

Устройство работает следующим образом.

При решении ЦВМ некоторой задачи производится систематический запрос блока памяти и считывание информации из него по информационным шинам 2 в выходной регистр 1. При этом информация, поступающая из регистра 1 в процессор (на чертеже не показан), контролируется блоком 3, через открытые входные элементы 4, управляющие передачей числа из регистра 1 на .сумматоры б, суммируется по модулю ва в сумматорах 6. Выходные элементы И 7, управляющие передачей числа из сумматоров б, закрыты сигналом единичного уровня.

При появлении в регистре 1 искаженной информации блок 3 вырабатывает соответствующий сигнал, поступающий в-блок управления 5. Блок управления 5 вырабатывает сигнал блокировки микроопераций, закрывающий элементы И 4, производит повторный запрос блока памяти по этому же адресу. Содержимое сумматоров б переписывается в регистры 8.

При трехкратном считывании искаженной информации по этому же содресу сбой считается устойчивь э. Блок управления 5 открывает элементы И 4, и искаженная информация записывается на сумматоры б, одновременно блок управления записывает адрес отказавшей ячейки в адресный регист устройства приоритетного прерывания (на чертеже не показан). После этого блок управления 5 выдает в бЛ памяти (k-m+1) последовательных запросов (k - адрес контрольной суммы, m - адрес ячейки с искаженной .информацией), позволяющих опросить все слова неисправной зоны блока памяти, за исключением т-1 слов.

Это позволяет произвести поразрядное суммирование по модулю два неисправного слова со всей заданной зоной, в том числе с контрольной суммой.

Сигналом окончания суммирования служит сигнал сравнения адреса текущего с адресом контрольной . После суммирования блок управления 5 открывает выходные элементы И 7, что позволяет переписать исправленную информацию в регистр 1.

Одновременно вырабатывается сигнал перезаписи адреса отказавшей ячейки из регистра устройства приоритетного прерывания в счетчик команд (на чертеже не показан), сигнал, снимающий блокировку микроопераций, и потом блок управления 5 закрывает выходные элементы И 7. Информация из регистров 8 переписывается в сумматоры б.

Таким образом выполняется возврат в задачу и продолжается нормальное ее выполнение.

В описанном устройстве вместо блока 3 может быть использована любая схема контроля информации на правильность считывания.

По сравнению с известным устройством описанное устройство позволяет сократить время коррекции ошибки.

Формула изобретения

Устройство для контроля блоков памяти, содержащее блок свертки по модулю.два, входные и выходные элементы И, сумматоры и блок управления, причем одни входы входных и .выходных элементов И подключены соответственно ко входам устройства и выходам сумматоров, другие входы соответственно к первому и второму выходам блока управления, вход которого соединен с выходом блока свертки по модулю два, входы которого подключены ко входам устройства, первые входы су{Ф1аторов подключены к выходс1м входных элементов И,а выходы выходных элементов И являются выходами устройства, о тличающееся тем, что, с целью повышения быстродействия устройства, оно содержит регистр по числу разрядов блока памяти, одни входы которых подключены к выходг л сумматоров, другие - к третьему вы.ходу блока, управления, а выходы.

соединены со вторыми входами соответствующих сумматоров.

Источники информации, принятые во внимание при экспертизе

1.Патент Великобритании

№ 1369031, кл. G 06 F 11/10, 1973.

2.Авторское свидетельство СССР 408309, кл. G 06 F 11/10, 1973 (прототип).