Устройство для контроля информационного тракта "запоминающее устройство команд-процессор Советский патент 1983 года по МПК G06F11/10 

Изобретение относится к вычислительной технике, в частности к эапо-. минакнцйм устройствам цифровых вычислительных машин.

По основному авт. св. № 408309 известно устройство для контроля информационного тракта запоминающее устройство (ЗУ) ксманд-процессор, содержащее блок контроля на четность, соединенный с выходным регистром эапоминаквдего устройства, и схему управления, вход которой подключен к выходу блока контроля на четность, входные и выходные элементы И и сумматор по модулю два, счетный вход каждого разряда которого соединен с выходом входных элементов И, первые входы которых соединены с блоком управления, а вторые - с выходным регистром запоминающего устройства, выходы сумматора по модулю два соединены с входами выходных элементов И, втоЕ«е входы которых соединены с блоком управления, а выходы - с входом выходного регистра запоминаклцего устройства. Принцип коррекции обнаруживаемых ошибок заключается в том, что все ЗУ разбиваются на зоны, в каждой зоне формируется контрольная сумма, которая в случае обнаружения ошибки в любом из слов данной зоны используется для восстановления исходной инфор ации у.

Недостатком известного устройства является резкое снижение быстродействия при наличии отказов в ячейку ЗУ вследствие необходимости при каждом обращении к отказавшим ячейкам производить формирование конт10рольной суммы для всей зонь с целью исправления ошибки.

Цель изобретения - повыпение быстродействия.

Поставленная цель достигается тем,

15 что в устройство для контроля информационного тракта запоминающее устройство команд-процессор введены блок памяти, блок управления памятью, группа элементов И, причем

20 второй вход блока управления подклю чен к iiepBCM-iy выходу блока управления памятью, первый вход которого подключен к третьему выходу блока управления, второй выход блока уп25 равления памятью подключен к первым входам элементов И группы, вт:орые входы которых подключены к первой rpjTine выходов блока памяти, вторая группа выходов которого подключена

30 к первой группе входов управления памятью, вторая группа входов которого является адресным входом младших разрядов устройства и подключена к первой группе входрв блока памяти, втора я группа входов которого является адресным входом старших разрядов устройства, третья группа входов блока памяти подключена к выходам выходных элементов И, первый вход блока памяти подключен к третьему выходу блока управления памятью выходы элементов И группы подключены к третьим входам выходных регистров запоминающего устройства, второй вход блока управления памятью является входом запроса. Кроме того, блок управления памятью содержит шесть элементов И, группу элементов И, два элемента ИЛИ четыре элемента задержки, четыре триггера, схему сравнения, причем первый вход первого элемента ИЛИ является вторым входом блока управлени памятью, а второй вход подключен к выходу первого элемента И и к входу первого элемента задержки, выход которого подключен к первому входу пер вого триггера, первый выход которого подключен к первому входу первого элемента И, второй вход которого является первым входом блока управлени памятью и подключен к первому входу элемента задержки, выход которого подключен к первому входу второго элемента И и к входу второго элемента задержки, выход которого подключе к первому входу второго триггера, выход которого подключен к третьему и второму входам соответственно первого и второго элементов И, третий вход второго элемента И подключен к второму выходу первого триггера, второй вход которого подключен к выходу третьего элемента И и к первому входу второго элемента ИЛИ, выход первого элемента ИЛИ является третьим выходом блока управления па мятью, второй вход второго триггера подключен к выходу четвертого элемента И и соединен с вторым входом второго элемента ИЛИ, выход которог является первым выходом блока управ ления Пс1мятью, первые входы элементов И группы являются второй группой адресных входов младших разрядо блока управления памятью, а вторые входы соединены между собой и подключены к выходу третьего триггера первый вход которого подключен к пе вому -ВЫХОДУ третьего элемента задер ки, вход которого подключен к выходу пятого элемента Ник второму вх ду третьего триггера,второй выход тре гьего элемента задержки,подключен к первь 1 входам третьего) и четвертого элементов И, выходы элементов И гру пы подключены к первой группе входов схемы сравнения, вторая группа входов которой является первой группой входов блока управления памятью, выход второго элемента И подключен к первым входам пятого и шестого элементов И, выход шестого элемента И подключен к первому входу четверто-о триггера и к входу четвертого элемента задержки, выход которого подключен к второму входу четвертого триггера, выход которого является вторым выходом блока управления памятью, первый выход схемы сравнения подключен к вторым входам четвертого и пятого элементов И, а второй выход - к вторым входам третьего и шестого элементов И. На фиг. 1 дана структурная схема устройства; на фиг. 2 - струк.турная схема блока управления/ на фиг. 3 структурная схема блока управления памятью. Все ЗУ разбивается на К зон и в одну из ячеек каждой зоны записывается контрольная сумма слов зоны по модулю два. После обнаружения устойчивого сбоя в слове, поступившем из ЗУ в выходной регистр, оно суммируется по модулю два с массивом зоны, содержащем это слово, в контрольную сумму массива, что дает возможность на выходе сумматора по модулю два получить исправленное слово. Исправленное слово и его адрес запоминаются в блоке памяти, что позволяет при повторных обращениях к ЗУ по данному адресу использовать исправленное слово, не прибегая каждый раз к сут ированию массива по модулю два. Это позволяет повысить быстродействие ЗУ при наличии отказа в каждой зоне. Устройство содержит выходные регистры 1 ЗУ, блок 2 контроля на четность, входные элементы И 3, сумматоры 4 по модулю два, выходные элементы И 5, блок 6 управления блок 7 управления памятью, блок 8 памяти, группу элементов И 9, входные информационные шины 10, адресныеШИНЫ 11младших разрядов, адресные шины 12старших разрядов, шину 13 запроса, триггер 14 со счетным входом, триггер 15, формирователи 16, 17 и 18 импульсов, генератор 19 импульсов, счетчик 20 импульсов, элемент 21 .задержки, триггеры 22 и 23, элемент ИЛИ 24, элементы И 25 и 26, группу 27 элементов И, элемент 28 задержки, триггер 29., блок 30 сравнения, триггер 31, элемент,32 задержки, элементы И 33 и 34, триггеры 35 и 36, элементы 37 и 38 задержки, элементы И 39 и 40, Элемент ИЛИ 41. Устройство работает следующим образом.

Перед началом работы блок 8 па;мяти обнуляется. При этом запрос блока 8 памяти и адрес поступают из ЦВМ по шинам 13 и 12 соответственно

При обращении к основному ЗУ ЦВМ информация по шинам 10 поступает в выходной регистр 1. Одновременно с этим происходит обращение и к блоку В памяти по шине 13 запроса, причем в качестве адреса блока 8 Пс1мят используются старшие разряды адреса ячейки основного ЗУ, соответствукмци номеру зоны и поступакидие по шинам

Информация из регистра 1 поступает на блок 2 контроля. В случае обнаружения ошибки блок 2 контроля вы рабатывает сигнал запуска блока 6 управления, который производит блокровку выполнения микрооперации ЦВМ и повторный запрос основного ЗУ по тему же адресу.

При повторном обнаружении ошибки сбой считается устойчивым и блок б управления запускает блок 7 управления памятью. В этом устройстве происходит сравнение младших разрядов адресов ячейки основного ЗУ и 1лладших разрядов информации, считанной из блока В памяти.

Поскольку вся информация в блоке перед началом работы обнуляется, сравнения не происходит. В этом случае блоке 7 управления памятью происходит сравнение информации из блока 8 памяти О. Сравнение информации с О означает, что сбой в этой зоне случится в первый раз.

В этом случае блок 7 управления памятью запускает блок б управления который запускает устройство прерывания ЦВМ. При этом в устройстве прерывания происходит запоминание адреса отказавшей ячейки и в счетчик команд УВМ записывается начальный -адрес зоны, в которой произошел отказ.

После этого блок 6 управления открывает входные элементы И 3 и выдает в основное ЗУ и в счетчик команд ЦВМ W последовательных запросов (где m - число ячеек в зоне), позволяющих произвести считывание всех слов неисправной зоны. Это позволяет произвести на сумматоре 4 поразрядное суммирование по модулю два неисправного слова со всей заданной зоной ЗУ.

После окончания суммирования и получения исправленной информации блок б управления закрывает входные элементной 3 и открывает выходные элементы И 5, что позволяет переписать исправленную информацию в выходной регистр 1 ЗУ.

Одновременно с этим происходит обращение к устройству прерывания программ, по которому происходит

восстановление в счетчике команд адреса отказавшей ячейки. Кроме того, происходит запуск блока управления памятью. Этот блок вырабатывает управлякнцие сигналы для блока 8 памяти (запрос, признак, запись) по котоЕмм в с.таршие разряды блока 8 записывается исправленная информация с элементов И 5, а в младшие - информация о младших разрядах адреса отказавшей ячейки (поступает по шинам 11), Обращение к блоку 8 памяти происходит по адресу, соответствующему старшим разрядам отказавшей ячейки.

После этого блок 6 управления снимает сигнал блокировки микрооперации, разрешая дальнейшее выполнение программны.

Если в процессе работы ЦВМ вновь происходит обращение к выявленному ранее неисправному адресу, то по сигналу блока 2 контроля и блока б управления в блоке 7 управления памятью происходит сравнение младших разрядов адреса неисправной ячейки и младших.разрядов считанной из блока 8 памяти информации. В этом случае суммирование по модулю два не производится, а открывается группа элементов И 9, происходит перепись в выходной регистр 1 старших разрядов считанной из блока 8 памяти информации, т.е. в регистре 1 оказывается исправная информация ,

Если в выходном регистре 1 появляется искаженная информация и при этом оказывается, что адрес ячейки не совпадает с адресом, хранимьм в блоке 8 памяти и не совпадает с О это означает, что в этой зоне уже имеется отказ.

В этом случае происходит корректировка информации описанным образо но при этом блок 7 управления памятью не производит записи адреса и исправленной информации в блоке 8 памяти.

Блок б.;.управления работает следующим об psfa ом.

При обнаружении етяибки блок 2 контроля вырабатывает сигнал запуск блока б управления. При этом запускающий импульс приходит на вход тригера 14 со счетным входом, устанавливая его в положение, при котором триггер 15 оказывается в состоянии блокировки микрооперации. Одновременно с этим формирователь 16 импулсов вырабатывает повторный запрос основного ЗУ.

При повторном обнаружении ошибки блок 2 контроля вновь запускает бло 6 управления. При этом триггер 14 со счетным входом устанавливается в .полозкение, при котором формирбват.ель 17 импульсов вырабатывает запрос блока 7 управления памятью. После окончания работы блока 7 управления памятью и выявления необходимости произвести суммирование информации всех ячеек зоны ЗУ происходит запуск блока б управления. При этом в соответствии с описанием работы устройства происходит .запуск через формирователь 18 устройства прерывания программ, переключение триггера 22 в положение при котором открываются входные эле менты ИЗ, запуск генератора 19 импульсов, который вырабатывает через формирователь 16 W последовательных запросов основного ЗУ . Счет количества импульсов осуществляется счетчиком 20 импульсов После выработки Уп запросов происходит блокирование генератора 19 импульсов счетчиком 20, а также запуск элемента 21 задержки. Импульсы с линии задержки устанавливают триггер 22 в положение, закрывающее входные элементы И 3, а триггер 23 - в положение открывающее выходные элементы И 5, запускают через формирователь 18 устройство прерывания программ, а через формирователь 17 - блок 7 управлеНИН памятью устанавливают в исходное состояние триггеры 15 и 23 и счетчик 20, приводя блок 6 управления в исходное положение. В зависимости от результатов сра нения информации в блоке 30 сравнения (фиг. 3) блок 7 управления памятью реализует один из трех алгоритмов управления дополнительным блоком памяти, блоком 6 управления группы элементов И 9. i При сравнении информации через элементы И 26 и 34 и триггер 36 пр исходит перепись исправленной инфор мации из блока 8 памяти в выходной регистр 1. При сравнении информаци с О через элементы И 26 и 33, триггер 35, элемент 37 задержки, эл менты И 40 и ИЛИ 41 происходит запрос блока 6 правления и через эл менты И 25 и ИЛИ 24 запрос блока 8 памяти. При нёсравнении информации с- О через элементы И 26 и 33 три гер 35, элемент 14 задержки, элеме ты И 39 и ИЛИ 41 происходит запрос блока 6 управления и через триггер 31 и элементы И 25 и 26 происходит блокировка запроса блока 8 памяти блока 7,управления памятью. Выигрыш в быстродействии опреде лен из следующих соображений. Если ЗУ содержит 63К 16-разрядных слов и разбито на 64 зоны, то ОЗУ должно иметь 64 26-разрядных слов. Выигрыш в быстродействии при наличии в каждой зоне по одному от зу в каждом цикле решения задачи будет более, чем в 100 раз. При этом дополнительное оборудование - две большие интегральные схемы (БИС)- составит около 3% от общего числа ВИС ЗУ при использовании ВИС информационной емкости 1бК бит. Предлагаемое устройство может быть также использовано не только при отказах, но и в случаях обнаружения ошибок в БИС ПЗУ или ППЗУ с пережиганием перемычек, возникших при их изготовлении. Поскольку цикл изготовления новых ПЗУ довольно длинный (3-6 месяцевJ, оказывается целесообразным продолжать эксплуатацию ПЗУ с занесением необходимой информации в блок памяти. Формула изобретения 1.Устройство для контроля информационного тракта запоминающее устройство команд-процесрор по авт.св. № 408309, отличающееся тем, что, с целью повышения быстродействия, в него введены блок памяти, блок управления памятью, группа элементов И, причем второй вход блока управления подключен к первому выходу блока управления памятью, первый вход которого подключён к третьему выходу блока управления, второй выход блока управления памятью подключен к первым входам элементов И группы, вторые входы которых подключены к первой группе выходов блока памяти, вторая группа выходов которого подключена к первой группе входов блока управления памятью, вторая группа входов которогоявляется адресным входом младших разрядов устройства и подключена к первой группе входов блока памяти, вторая группа входов которого является адресным входом старших разрядов устройства, третья группа входов блока памяти подключена к выходам выходных элементов И, первый вход блока памяти подключен 1 третьему выходу блока управления памятью, выходы элементов И группы подключены к третьим входам выходных регистров запоминающего устройства, второй вход блока управления памятью является входом запроса. 2.Устройство по п. 1, отличающееся тем, что блок управления памятью содержит шесть элементов И, группу элементов И, два элемента ИЛИ, четыре элемента задержки, четыре триггера, схему сравнения, причем первый вход первого элемента ИЛИ является вторым вхбдом блока управления памятью, а второй вход подключей к выходу первого элемента И

и к входу первого элемента задержки, выход которого подключен к первоiму входу первого триггера, первый выход которого подключен к первому входу первого элемента.И, второй вход которого является первым входом блока управления памятью и подключен к первому входу второго элемента И и к входу второго элемента задержки, выход которого подключен к первому входу второго триггера, выход которого подключен к третьему и второму входам соответственно первого и второго элементов И, третий вход второгол элемента И подключен, к второму выходу первого триггера,второй вход которого подключен к выходу третьего элемента И и к первс 1у входу второго элемента ИЛИ, выход первого элемента ИЛИ является третьим выходом блока управления памятью, второй вход второго триггера подключен к выходу четвертого элемента И и соединен с вторым входом второго элемента ИЛИ, выход которого является первым выходом блока управления памятью, первые входы элементов И группы являются второй группой адресных входов младших разрядов блока управления памятью, а вторые входы соединены между собой и подключены к выходу третьего триггера, первый вход которого подключен к первому выходу третьего элемента задержки, вход которого подключен к выходу пятого элемента И, и к второму входу третьего Tpntrepa, второй выход третьего элемента задержки подключен к первым входам третьего и четвертого элементов И, выходы элементов И группы подключены к первой группе входов схемы сравнения, вторая группа входов которой является первой группой входов блока управления памятью, выход второго элемента И подключен к первым входг1М пятого и шестого элементов И, выход шестого элемента И подключен к первому входу четвертого триггера и к входу четвертого элемента задержки, выход которого подключен к второму входу четвертого триггера, выход которого является вторым выходом блока управления памятью, первый выход схемы сравнения подключен к вторым входам четвертого и пятого элементов И, а второй выход - к входам третьего и шестого элементов И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 408309, кл, G 06 F 11/10, опублик. 1974 (ПРОТОТИП).