Устройство для преобразования кодов с одного языка на другой Советский патент 1980 года по МПК G06F17/27 

ния управляющих слов, сопровождающих каждое слово в эквивалентной по.ледовательности и представляющих собой адрес следующего слова в этой последовательности, используется значительный объем памяти. Это увеличивает расход оборудования, снижает эффективность работы устройства.

Целью изобретения является экономия оборудования путем сокращения объема памяти, занятого служебной информацией.

Поставленная цель достигается тем что устройство для преобразования кодов с одного языка на другой, -. содержащее регистр приема; входы которого соединены с выходами группы . элементов ИЛИ, первый вход каждого .элемента ИЛИ соединен..с выходом соответствующего элементами первой группы, первые входы элементов И первой группы являются.входами устройства, второй вход каждого элемента ИЛИ соединен с выходом соответствующего элемента И второй группы, выходы регистра приема через дешиф- ратор подключены к адресным входам блока памяти, выходы которого соединены соответственно с входами регистра выдачи, содержит два дополнительных разряда в регистре выдачи, два элемента И, третью группу элементов И, выходы которых являются выходами устройства, первые входы элементов И второй и третьей групп подключены соответственно к выходам регистра выдачи , вторые входы элементов И второй группы подключены к прямому выходу первого дополнительного разряда регистра вьщачи, инверсный выход которого соединен с вторыми входами элементов И . . третьей группы и с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами второго дополнительного разряда регистра выдачи, выход первого элемента И подключен к суммирующему входу регистра приема, ВЕЛХОД второго элемента И соединен с вторыми входами элементов И первой группы, входы дополнительных разрядов регистра выдачи подключены соответственно к управляющим выходам блока памяти . Кроме того, в устройстве каждая ячейка блока.памяти содержит два дополнительных разряда, выходы которых являются управляющими выходами блока памяти.

Схема устройс.тва представлена на чертеже.

Устройство содержит регистр 1 приема; группа 2 элементов , группы элементов ИЗ, 4, дешифратор 5, блок б памяти, регистр 7 выдачи, группа элементов И 8, дополнительный разряд 9 регистра выдачи, элементы И 10, 11, дополнительный разряд 12

регистра вьздачи, входы 13 устройства, дополнительные разряды 14,. 15 .ячейки блока памяти, выходы 16 устройства.

В дополнительных рязрядах каждой ячейки блока памяти могут быть записаны комбинации следую111их сигналов:

00- конец эквивалентной последовательности;

01- очередное слово эквивалентной

последовательности находится в следующей ячейке памяти;. 10 - выбранное слово есть адрес ячейки, где записано очередное слово эквивалентной последователь-, ности.

Работает устройство следующим образом.

В общем случае в исходном состоянии на регистре 1 приема находится адрес последнего слова предыдущей эквивалентной последовательности, дополнительные разряды 9, 12 регистра вьздачи 7 находятся в нулевом состоянии. Единичный сигнал с инверсного выхода первого дополнительного разряда 9 регистра 7 вьвдачи поступает на входы элементов И третьей группы В и разрешает прохождение сигналов последнего слова эквивалентной последовательности с регистра 7 выдачи на выход устройства. Одновременно этот же сигнал поступает на входа элементов И 10, 11. Элемент И 10 закрыт по второму входу нулевым сигналом с прямого выхода дополнительного разряда 12 регистра 7 вьздачи. Элемент И 11 открыт по второму входу единичным сигналом с инверсного выхода дополнительного разряда 12 регистра 7 выдачи . Едичный сигнал с выхода элемента И 11 поступает на входы элементов И первой группы 3 и разрешает прием входного слова с входов 13 устройства через элементы И первой группы 3 и группу элементов ИЛИ 2 в регистр 1 приема. Выходные сигналы регистра приема 1 поступают на дешифратор 5, на одном из выходов которого в соответствии с кодом на регистре Г приема формируется единичный сигнал. Единичный сигнал с выхода дешифратора 5 поступает в блок о памяти и осуществляет считывание первого слова очередной эквивалентной последовательности в регистр 7 выдачи. При этом одновременно осуществляется считывание содержимого.дополнительных разрядов 14 и 15 избранной ячейки в ополнительные разряды 9 и 12 регистра 7 выдачи. Дальнейшая работа схемы зависит от состояния дополнительных разрядов 9 и 12 регистра 7 выдачи.

Если оба дополнительных разряда, 9 и 12 находятся в нулевом состоянии, то это означает, что эквивалентная пйЪледовательность состоит из одного слова и дальнейшая работа устройства аналогична описанной.

Если первый дополнительный разряд 9 находится в нулевом состоянии, а второй 12 - в единичном, то это значит, что следующее слово эквивалентной последовательности записано в ячейке блока памяти, адрес которой на единицу больше адреса предыдущего слова эквивалентной после довательности. В этом случае единичный сигнал с инверсного выхода до-, полнительного разряда 9 регистра 7 , поступая на входы элементов И 8 третьей группы, по-прежнему разрешает прохождение сигналов с регистра 7 выдачи на выход устройства. Одновременно этот же сигнал поступает на вход элемента И 10, на второй вход которого поступает единичный сйгнал- с прямого выхода дополнительного разряда 12 регистра 7 выдачи , и на вход элемента И 11, на другой вхо которого поступает нулевой сигнал с .инверсного выхода дополнительного разряда 12 регистра 7 выдачи.

Нулевой сигнал с выхода элемента И 11 поступает на входы первой группы элементов И 3 и запрещает прием очередного слова на регистр 1 приема ,

Единичный сигнал с выхода элемента И 10 поступает на суммирующий вхо регистра 1 приема и увеличивает его содержимое на едийицу, вследствие чего на выходе дешифратора 5 формируется единичный сигнал на следующей выходной шине. Этот сигнал , поступает на вход блока 6 памяти и осуществляет считывание очередного слова эквивалентной последовательности из последующей ячейки памяти в регистр 7 выдачи. Так осуществляется считывание слов эквивалентной последовательности, расположенных в ячейках памяти, следующих друг за другом.

Если в результате считывания очаг редного слова дополнительный разряд 9 регистра 7 выдачи находится в единичном состоянии, а дополнительный разряд 12 в нулевом состоянии, то это значит, что считанное слово в регистре 7 выдачи является адресом очередного слова эквивалентной последовательности. В этом случае нулевой сигнал с инверсного выхода дополнительного разряда 9 регистра выдачи, поступая на входы элементов И 8 третьей группы и элементов И 10, 11, запрещает формирование сигналов на выходах указанных элементов. Единичный сигнал с прямого выхода дополнительного разряда 9 регистра 7 выдачи поступает на входы элементов И 4 второй группы и разрешает поступление сигналов считанного кода

с регистра 7 выдачи через группу элементов И 4 и группу элементов ИЛИ 2 на вход регистра 1 приема. Далее работа устройства аналогична описанной. Если оба дополнительных разряда 9 и 12 регистра 7 выдачи находятся в единичном состоянии, то устройство функционирует так же, как и при единичном состоянии первого 9 и нулевом состоянии второго 12 дополнительных разрядов регистра

0 7 выдачи.

Из описания работы устройства мож- но заметить, что адрес очередного слова эквивалентной последовательности определяется содержимым ячейки

5 в дополнительных разрядах которой записана комбинация 1 О. Это содержимое может быть любым, чем обеспечивается возмо;:;ность выбора слов эквивалентной последовательности,

0 расположенных в ячейках с любой последовательност ю адресов. При этом в устройстве анализируется лишь два дополнительных разряда, которые управляют работой групп элементов И. Это позволяет уменьшить используемое

5 для записи адресов количество ячеек блока памяти.

Формула изобретения

0

1. Устройство для преобразования кодов с одного языка на другой, содержздее регистр приема, входы которого соединены с выходами груп5пы элементов ИЛИ, первый вход каждого элемента ИЛИ соединен с выходом соответствующего элемента И первой группы, первые входы элементов И первой группы являются входа0ми устройства, второй вход каждого элемента ИЛИ соединен с выходом соответствующего элемента И, второй группы, выходы регистра приема через дешифратор подключены к адресным входам блока памяти, выходал которо5го соединены соответственно с входами регистра выдачи, отличающееся тем, что, с целью экономии оборудования, оно содержит двй дополнительных разряда в регистре

0 выдачи, два элемента И, третью группу элементов И, выходы которых являются выходами устройства, первые входы элементов И второй и третьей групп подключены соответственно к

5 выходам регистра вьщачи, вторые входы элементов И второй группы подключены к прямому, выходу первого дополнительного разряда регистра выдачи, инверсный выход которого соединен с вторыми входами элементов

0 И, третьей группы и с первыми входами первого и второго элементов И, вторые входы которых -соединены соответственно с прямым и инверсным, вьрсодами второго дополнительного

5

f I и I