Цифровой частотный дискриминатор Советский патент 1980 года по МПК H03D13/00 

(54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР

- 1

Изобретение относитсй к радиолокации и может использоваться в цифровых, устройствах измерения частоты.

Известен цифровой частотный дискриминатор, выполненный по двухканальной схеме, каждый канал которой содержит фазовый детектор исумматор, йричем источник опорного сигнала подключен к фазовому детектору одйого из каналов непосредственно, а к фазовому детектору другого канала - через фазовращатель

Однако известный дискриминатор имеет недостаточную линейность и сравнительно невысокую разрешающую способность.

Целью изобретения является увеличение линейности и разрешающей способности.

Для этого в цифровой частотный .дискриминатор, выполненный по двухканальной схеме, канал которой содержит фазовый детектор и сумйатор, причем источник опорного сигнала подключен к фазовому детектору одного из каналов непосредственно, а. к фазовому детектору другого канала - через фазовращатель, в оба. канала введены последовательно включенные аналого-цифровой преобразователь , вход которого подключен к выходу фазового детектора, блок памяти и первый перамножитель, блок усреднения сигналов, вход которого соединен с выходом суьшатора, и второй перемножитель, а также общий для обоих каналов решающий блок, входы которого соединены с выxoдa ли блоков усреднения сигналов, а выход является выходом Цифрового частотного дискриминатора, при этом выАод первого перемножителя каждого канала соединен с первыми входами сумматоров -одноименных каналов, вторые входы кото 5 рых подключены к выходам вторых перемножитёлей противоположных каналов, выход аналого-цифрового преобразователя первого канала соединен с вто.рыми входами первых перемножителей,

20 а выход аналого-цифрового преобразователя второго канала соединен с первыми входами вторых перемножителей,: вторые входы которых соединены с выходами блоков одноименных ка

25 налов, причем решающий блок содержит последовательно соединенные первое и второе функциональные звенья, блок определения модуля числа, .первый сумматор и блок присвоения знака, а

30 также первый и второй ключи, запоминающий блок и второй сумматор, при этом выход йтсрого функционального звена соединен с первым входом перво го ключа, загЮминающий блок соединен с вторым входом первого сумматора, выход блока присвоения знака соединен с первым входом второго ключа, вторые входы ключей соединены между собой и с перовым входом первого функ ционального звена и являются первым входом решающего блока, второй вход которого соединен с вторыми входами блоков присвоения знака и первого функционального звена, при этом выходы ключей соединены с входами второго сумматора, выход которого является выходом решающего блока. На фиг. 1 приведена структурная электрическая схема предложенного дискриминатора ) на фиг. 2 - структур ная электрическая схема решающего бл ка. Цифровой часГтотный дискриминатор содержит файовые детекторы 1 и 2, сумматоры 3 и 4, фазовращатель 5, решающий блок 6, аналого-цифровые преобразователи 7 и 8, блоки 9 и 10 памяти, первые перемножители 11 и 12 вторые перемЕЮЖители 13, 14 и блоки 15, 16 усреднения сигналов, при этом решающий блок б содержит первое и второе функциональные звенья 17 и 18 блок 19 определения модуля числа, первый сумматор 20, блок 21 прис.вбения знака, первый и второй ключи 22. и 23 соответственно/ второй сумматор 24 и запоминающий блок 25. Цифровой частотный дискриминатор работает следующим образом. , Квадратурные составляющие принимаемого сигнала с выходов фазовых де текторов 1 и 2 поступают в аналогоцифровые преобразователи 7 и 8, где квантуются по временили амплитуде, в результате чего в каждом элементе разрешения по времени образуется М - разрядное ходовое слово. Поступакицие на перемножители 11-14 текущие и задержанные в блоках 9 и10 на период повторения сигналы двух соседних зон дирований перемножаются, результату, перемножения поступают на сумматоры .3 и 4. Выходные сигналы сумматоров 3 и 4, несущие информацию с допплеровской модуляции принимаемого сигнала, поступают в блоки 15 и 16, где осуществляется накопление принятого сигнала с N смежных элементов разрешения по времени, что позволяет сгла дить флюктуации параметров принятого сигнала и снизить влияние собственных шумов приемника. Функциональное звено 17 производит деление сигн лов, поступающих с блоков 15 и.16/ друг на друга, т.е. определяют их от ношение, функциональное звено 18 позволяет определить усредненный доппл ровский набег фазы г ринимаемого сигнаша за К-й период повторения и реализует функцию arc tg. Блок 19 решающего блока 6 определяет модуль сигнала, поступающего с выхода функционального звена 18. Запоминаю14ий блок 25 хранит двоичный код величины П. Блок 21 присваивает знак сигнала, поступающего с блока 16, сигналу с выхода первого сумматора 20. Ключи 22, 23 управляются з наковым разрядомпоступающих сигналов, а во втором сумматоре 24 происходит формирование выходного сигнала дискриминатора. Таким образом, решающий блок 6 вычисляет усредненный допплеровский набег фазы принимаемого сигнала за К-й период повторения, а значит и частоту расстройки между входным-сигналом и опорным, при этом Полярность выходной величины решающего блока 6 указывает на знак расстройки. Предложенный дискриминатор позволяет увеличить линейный участок дискриминационной характеристики, значительно повысить разрешающую способность по времени и исключает зависимость точности измерения от уровня поступающего сигнала. Формула изобретения 1. Цифровой частотный дискриминатор, выполненный по двухканальной схеме, каждый канал которой содержит фазовый детектор и сумматор. Причем источник опорного сигнала подключен к фазовому детектору одного из йганалОв непосредственно, а к фазовому детектору другого канала - через фазовращатель, отличающийся тем, что, с целью увеличения линейности и разрешающей способности, в оба канала введены последовательно .включенные аналого-цифровой преобразователь , вход которого кодключен к выходу фазового детектора, блок памяти и первый перемножитель, блок усреднени.Я сигналов, вход которого соединен с выходом сумматора, и второй перемножитель, а также общий для обоих каналов решающий блок, входы которого соединены с выходами блоков усреднения сигналов, а выход является выходом цифрового частотного дискриминатора, при этом выход первого перемножителя каждого канала соединен с первыми входами сумматоров одноименных каналов, вторые входы которых подКЛ ОЧены к выходам вторых перемножителей противоположных каналов; выход аналого-цифрового преобразователя первого канала соединен с вторыми входами первых перемножителей, а выход аналого-цифрового преобразователя второго канала соединён с первыми входами вторых перемножителей, вторые входы которых соединены с выхода