Устройство асинхронного сопряжения синхронных двоичных сигналов Советский патент 1980 года по МПК H04J3/08 

1

Изобретение относится к электросвязи и может использоваться для ввода-вывода синхронных двоичных сигналов в цифровые тракты систем с дельта-модуляцией и импульсно-ко-- 5 довой модуляцией.

Известно устройство асинхронного сопряжения синхронных двоичных сигналов, содер хащее на передающей сто- 10 роне управляемый распределитель, разрядные выхЪды которого подключены к первым входам блока памяти, второй вход которого соединен с блоком, цикловой синхронизации, а на приемной 5 стороне-последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, разрядные входы которого соединены с соответствующими выхо- 20 дами коммутатора, а также блок автоматической подстройки частоты (АПЧ), выход которого подключен к другому входу управляемого распределителя l.

Однако известное устройство не 25 обеспечиваетвысокой достоверности передачи при возможном поражении в канале служебной информации.

Цель изобретения - повышение точности сопряжения.30

Для этого в устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающей стороне управляемый распределитель, разрядные выходы которого подключены к первым входам блока памяти, второй вход которого соединен с блоком цикловой синхронизации, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, разрядные входы которого соединены с соответствующими выходами коммутатора, а также блок АПЧ, выход которого подключен к другому входу управляемого распределителя, на передающей стороне введены последовательно соединенные блок запуска, счётчик, блок сравнения, кодер и блок прогнозирования, выход которого подключен к другому входу блока сравнения, а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управляемого распределителя, дополнительный выход которого подключен к другому входу счетчика, а другой вход управляемого распределителя подключен к другому выходу блока запуска, а выход кодера подключен к третьему входу блока памяти, а на приемной стороне введены последовательно соединенные декодер и блок прогнозирования, выход которого подключен к входу блока АПЧ, а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого сс1единен о дополнительным выходом коммутатора.

На фиг. 1 приведена структурная электрическая схема предложенного устройства, передающая сторона; на фиг. 2 то же, приемная сторона.

Устройство асинхронного сопряжения синхронных двоичных сигналов содержит блок 1 запуска, управляемый распределитель 2, счетчик 3, блок 4 памяти, блок 5 цикловой синхронизации, блок б прогнозирования, блок 7 сравнения, кодер 3, коммутатор 9, блок 10 цикловой синхронизации, декодер 11, блок 12 прогнозирования, блок 13 АЛЧ, yпpaвляe 1Ый распределитель 14, блок 15 памяти.

Устройство работает следующим образом.

Начало работы устройства фиксируется на передаче моментом совпадения опорного и тактового импульсов в блоке 1 запуска. В частности, это может быть достигнуто с помощью регулируем линии задержки сигналов-частоты fc.

Возможна также организация начала работы устройства путем формирования на передающей стороне и передачи на приемной специальной кодовой комбинации начального рассогласования по фазе опорного и тактового импульсов.

Сигнал с выхода блока 1 запуска разрешает работу управляемого распределителя 2, счетчика 3, блока 5 цикловой син5сронизации и блока 6 прогнозирования.

Управляемый распределитель 2, тактируемый частотой г представляет регистр сдвига с п+ 1 входом. Запус его осу1чествляется опорными импульсами, поступающими с блока 1 запуска На его выходах тактовые импульсы, число которых между двумя смежными опорными импульсами подсчитывается счетчиком 3, служат импульсами, записи синхронного двоичного сигнала в блок 4 пагляти. После сравнения фактического ,и прогнозируемого числа единичных интервалов в цикле, осуществляемого блоком 7 сравнения, сигнал разности поступает на кодер 8 отклонения от прогноза и в двоичном коде записывается в блоке 4 памяти.

Блок 5 цикловой синхронизации выдает в блок 4 памяти кодовую комбинацию фазирования циклов. Считывание информационных и служебных- сигналов из блока 4 памяти осуществляется на частоте {ц.

Организуемый в канале цикл содержит N единичных интервалов, из которых м используется для информационных посылок, а (Ы-и) -единичных интервалов для служебных посыжзк.

В том случае, когда в цикле сигналов тактовой частоты f . оказывается больше или меньше единичных информационных интервалов относительно прогнозируемого числа, то информация о количестве и характере лишних или недостающих единичных интервалов передается на служебных позициях.

На приемной стороне устройства (фиг. 2) коммутатор 9 направляет поступившие из канала сигналы по N соответствующим цепям, из которых и отведено под информационные импульсы ;а (N-h) - под служебные. Коммутотор 9 управляется блоком 10 цикловой синхронизации.

Служебные сигналы с коммутатора 9 расшифровываются декодером 11, на управляющий вход которого подаются опорные импульсы с блока 10.

Если отклонения числа единичных информационных интервалов в цикле прогноза нет, то блок 12 прогнозирования изменяет тактовую частоту -fg. в соответствии с заранее заданной периодичностью числа единичных информационных интервалов в цикле h,h+fЕсли это отклонение есть, то блок 12 прогнозирования корректирует это число так, чтобы в соответствующем цикле уложилось столько единичных интервалов частоты с , сколько в действительности было на передаче в синхронном двоичном сигнале. Корректировку тактовой частоты с (по заданному числу единичных интервалов в цикле на передаче) осуществляет блок 13 АПЧ. Работа этого блока организуется таким обра;зом, чтобы тактовая частота fc менялась от цикла к циклу в соответствии с прогнозированием числа единичных информацион-. Hfcjx интервалов в данном и последуквди циклах. Вследствие этого дополнительная коррекция частоты с потребуется только в тех случаях, когда П отлично от прогнозируемого.

Управляемый распределитель14 тактируется восстановленной частотой 5, запускается опорными импульсами из блока 10.

Информационные выходы коммутатора 9 соединены со входами блока 15 памяти. . :

с помощью управляемого распределителя 14 блок 15 памяти выдает восстановленный синхронный двоичный сигнал .

В тех случаях, когда в некотором цикле происходит сбой числа единичных информационных интервалов, то периодичность последовательности hjhilB дальнейшем остается неизменной это равнозначно смещению последовательности и, n-t-f на один шаг вправо или влево на числовой оси по отношению к прогнозируемому положению. Чтобы сфазировать в данном случае прогнозируемую и фактическую последовательности, в устройстве может быть применен корректируемый прогноз. Сут его заключается в том, что блок 12 прогнозирования на передаче анализирует фазовое соответствие периодичности прогнозируемой и фактической последовательности И, Vi t Г и, в случае необходимости, корректирует прогноз. Информация об этой коррекци передается на приемную сторону устройства на свободных служебных пози,циях. Предложенное устройство сопряжени синхронных двоичных сигналов позволяет повысить достоверность передачи по сравнению с прототипом. В случае безызбыточного кодирования служебной информации в предложенном устройстве требуется для этого два единичных служебных интервала, тогда как в прототипе - три. Формула изобретения Устройство асинхронного сопряжени синхронных двоичных сигналов, содержащее на передаю1цей стороне управляемый распределитель, разрядные выходы которого подключены к первым входам блока памяти, второй вход которо го соединен с блоком цикловой синхро низации, а на приемной.стороне - последовательно соединенные коммутатор блок цикловой синхронизации, управля емый распределитель и блок памяти, разрядные входы которого соединены с соответствующими выходами коммутатора, а также блок АПЧ, выход которого подключен к другому входу управляемого распределителя, отличаютдеес я тем, что, с целью повьпиения точности сопряжения, на передающей стороне введены последовательно соединенные блок запуска, счетчик, блок сравнения, кодер и блок прогноэиро-. вания, выход которого подключен к другому входу блока сравнения, а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управляемого распределителя , дополнительный выход которого подключен к другому входу счетчика, а другой вход управляемого распределителя подключен к другому выходу блока запуска, а выход кодера подключен к третьему входу блока памяти,- а на приемной стороне введены последовательно соединенные декодер и блок прогнозирования, выход которого подключен к входу блока АПЧ, а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходом , коммутатора. . Источники, информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР № 510792, кл. Н 04 J 3/00, 1974 (прототип) .

Т F

САС