Устройство для управления регенерацией информации в блоках динамической памяти Советский патент 1980 года по МПК G11C21/00 

(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕГЕНЕРАЦИЕЙ ИНФОРМАЦИИ В БЛОКАХ ДИНАМИЧЕСКОЙ ЦАМЯТИ Изобретение относится к вычислительной технике и предназначено для использова1шя в полупроводниковых запоминающих устройствах с динамическими запоминающими элементами . Одно из известных устройств для управления регенерацией информации в динамической памяти использует., особенность этой памяти, заключающуюся в том, что все ячейки выбранной строки автоматически регенерируются при любом обращении к строке. Устройство содержит селектор адресов строк счетчик, индикатор регенерации и блок управл ния; пропускается очередная регенерация инфо мации в строке в том случае, если перед запросом на регенерацию к этой строке было обращение в течение интервала 1 - , где Тхр - допустимый период хранения информации между очередными регенерациями; R - количество строк в памяти 1. Наиболее близким по технической сущности к изобретению является устройство, в котором отменяется очередная регенерация, если зафикс ровано обращение к строке в течение интервапа времениTj(p/2 Оно содержит селектор адреса строки, выходы которого подключены ко входам децшфратора адреса строки, выходы которого подсоединены ко входам установки в О элементов памяти, выходы которых подключены к первым входам соответствующих элементов И и к элементу ИЛИ, выход которого подключен ко входу блока управления, и сигнализирует о наличии строк динамической памяти, подлежащих регенерации. Входы установки 1 всех элементов памяти объединены и соединены с выходом Сброс блока управления 2. Недостатки этого устройства, снижающие его быстродействие, следующие: период принудительной регенерации каждой строки равен ,что приводит к избыточным циклам регенерации; обращения к ЗУ запрещаются во время опроса элементов памяти. Целью изобретения является повыщение бы стродействия устройства для управления регенерацией в динамической памяти. Поставленная цель достигается тем, что в устройстве для управления регенерацией информации в блоках динамической памяти, содержащем первый блок адреса строки, первый вход которого подключен к адресным шипам, а второй - к первому выходу блока управления, второй выход которого соединен с первыми входами элементов памяти, выходы которых подключены соответственно к первым входам первых элементов И, выходы которых через элемент ИЛИ соединены с входом блока управления, и дешифратор адреса строки, введены вторые элементы И, второй блок адреса строки и счетчик адреса строки, соединенный с блоком управления и третьими входами блоков адреса строки, первый и второй входы второго блока адреса строки соединены соответственно с выходом первого блока адреса строки и третьим выходом блока управления, а выход через дешифратор адреса строки - со вторыми входами первых и вторых элементов И, первые входы вторь х элементов И под ключены к четвертому выходу блока управле1шя, выходы вторых элементов И соединены соответственно со вторыми входами элементов памяти. На чертеже представлена блок-схема устройства. Предлагаемое устройство содержит блок 1 управления, счетчик 2 адресов строк, первый блок 3 адреса строки, второй блок 4 адреса строки, дешифратор 5 адреса строки, первые элементы И 6, элементы 7 памяти, вторые элементы И 8, элемент ИЛИ 9, шины 10 адреса. По способу организации логических связей элементы 7 памяти являются D-триггерами. Устройство для управления регенерацией посылает в процессор сигналы требования на цикл регенерации и припимает сигналы выполнения Ш1клов обрашеш1я в ЗУ. При отсутствии обращений к ЗУ и когда нет сигналов запроса периодической регенерации, вырабатываемых блоком 1 управления с частотой 2R блок управления держит на первых входах вторых элементов И 8 уровень О, зг.прещая прием информации в элементы 7 памяти. При каждом обращении к ЗУ и отсутствии сигналов запроса регенерации блок 1 управлен устанавливает на управляюшлх входах блоков 3 и 4 логические уровни, подключающие шины 10 адреса к соответствуюпдам адресным входа ЗУ и ко входам дешифратора 5. При этом код адреса подается через первый блок 3 адреса строки и через второй блок 4 адреса строки на входы дешифратора 5 адреса строки. На ин формационные входы элементов 7 памяти и н 4 первые входы вторых элементов И 8 с соответствующих выходов блока управления подается 1 и таким образом происходит запись 1 в элемент 7 памяти, адрес которого соответсгвует выбранной строке. Состояние счетчика 2 адреса строк меняется с частотой по сигналам блока 1 управле1шя. С этой же частотой в конце каждого интервала состояния счетчика 2 блок управ ления вырабатывает сигнал запроса периодической регенерации, по которому на вторых входах вторых элементов И 8 устанавливается О, запрещая прием информации в элементы 7 памяти, а на управляющем входе второго блока 4 адреса строки устанав;швается логический уровень, коммутирующий адрес, оодержащийся в счетчике 2, на входы дешифратора 5 адреса строки через второй блок 4 адреса строки. Если при этом из адресуемого элемента 7 памяти через соответствующий элемент И 6 и элемент ИЛИ 9 на вход блока 1 управления поступает 1, то блок управления не возбуждает требования регенерации, а проводит запись О в тот же элемент памяти, для чего на первых входах вторых элементов И 8 устанавливается уровень 1, а на информационных входах элементов 7 памяти О. При выполнении обращений к памяти во время действия сигнала запроса регенерации кодовые шины JO адреса подключаются к соответствующим адресным входам ЗУ через, блок 3. Если же при запросе регенерации из адресуемого элемента 7 памяти на вход блока 1 управления поступает О, то воздужается требование цикла регенерации, запрещающее обращение к ЗУ. В этом случае на выходы блоков 3 и 4 с выходов счетчика 2 коммутируется адрес строки, подлежащей принудительной регенерации, путем подачи соответствующих логических уровней из блока управления на управляющие входы этих селекторов. Одновременно с циклом регенерации проводится запись 1 в адресуемый элемент 7 памяти таким же образом, как и при обычном обращении к ЗУ. После включения устройства, когда элементы 7 памяти могут находиться в произвольных состояниях, при работающем блоке управления во всех строках ЗУ будет проведена регенерация через Тхр. Как видно из изложения принципа функционирования устройства, факт обращений к каждой строке фиксируется соответствующим элементом 7 памяти в течение интервала Тхр/2 между очередными запросами на регенерацию этой строки. 57 ficjiH обращения к данной строке отсутствуют в течеш1е интервала Тхр после принудитель ной регенерации этой строки, то при очередном запросе на регенерацию будет произведена запись О в соответствующий элемент па мяти без проведеьшя цикла регенерации и тол ко через два интервала т.е. с частотой 1/Тхр,будет производиться регенерация с установкой элемента памяти в 1. Таким образом, предлагаемое устройство им ет следующие характеристики: период принудительной регенерации равен Т во время действия сигнала запроса на регенерацию выполне1ше очередного обращ ния к ЗУ не запрещается; принудительная регенерация строки не производится, если к ней было обращение в течение Тхр/2 перед запросом на регенерацию. В предлагаемом устройстве по сравнению с известным понижается частота циклов принудительной регенерации и не запрещается выполнение циклов обращений к ЗУ во время действия сигналов запроса на регенерацию, в результате чего повыщается быстродействие устройства. Из сравнения с характеристиками известного устройства следует, что затраты времени на управление регенерацией ршформации с помощью данного устройства, даже без учета выполнения им запросов на регенерацию параллельно с обращениями процессора, вдвое меньще, чем в известном устройстве. Повыщенное быстродействие предлагаемого устройства позволяет увеличить время доступности запоминающего устройства для процессора и, следовательно, производительность ЭВМ. Формула изобретения Устройство для управления ре1енераиией информации в блоках динамической памяти, содержащее первый блок адреса строки, первый вход которого подключен к адресным шинам, а второй - к первому выходу блока управления, второй выход которого соединен с первыми входами элементов памяти, выходы которых подключены соответственно к первым входам первых элементов И, выходы которых через элемент ИЛИ соединены с входом блока управле1шя, и дешифратор адреса строки, о тличающееся тем, что, с целью повыщения быстродействия устройства, оно содержит вторые элементы И, второй блок адреса строки и счетчик адреса строки, соединенный с блоком управления и третьилш входами блоков адреса строки, первый и второй входы второго блока адреса строки доединены соответственно с выходом первого блока адреса строки и третьим выходом блока управления, а выход через деишфратор адреса строки соединен со вторыми входами первых и вторых элементов И, первые входы вторых элементов И подключены к четвертому выходу блока управления, выходы вторых элементов И соединены соответственно со вторыми входами элементов памяти. Источники информации, принятые во внимание при экспертизе 1.Патент США № 3760379, кл. 340-173, 1973. 2.Авторское свидетельство СССР №514346, кл. Q И С 21/00, 1976 (прототип).

к запопинаюцеау gcmpoucmSy

От процессора К процессору