Арифметическое устройство Советский патент 1981 года по МПК G06F7/38 

(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к цифровой вычислительной технике и может применяться 3 цифровых вычислительных { шинах для вычисления элементарных функций. Известны арифметические устройст ва, работающие с информацией, пред тавленной в виде векторов, предназ наченные для решения задач, содержа щих элементарные функции 1 и 2. Недостаток устройств - низкое быстродействие при вычислении функций f sinarctgV/x, f cosarctgV/ где X, - аргументы, f., 2 значения функций. Наиболее близким по технической сущности к предлагаемому является арифметическое устройство, содержащее регистры, блоки сдвига, cyNwaTO ры 2. Известное устройство реализует алгоритм .zX....X, .,-(-Л,;. где i 0,1,..., п-1; п - разрядное s) , Oi - значения устройства; , координат и угла вектора на i-ой итерации; еI-1 -i } - функция, по-, казывающая направление вращения вектора; - угловая постоянная, равная arctg 2 I Устройство вычисляет значения функций f. - sinarctg Vx и f.- cos arctgv/x в два этапа. На первом этапе выражения (1) реализуются с НаЧсШЬНЬЛМИ условиями Xjj Of с выбором направления вращения вектора по закону --sign (-Vf) и с конечными результатами Хц КУхД+ ,-0, GH arctgv/x, где К 77Т, V () - постоянный коэффициент удлинения вектора. На втором этапе выражения (1) реализуются с начальными условиями XQ 1/К, О, 9о arctgv/x, с выбором вращения вектора по закону sign 6-i и с конечными результатами г cosarctg:f/x, Vy, f sinarctgVx, ©и О . Однако быстродействие устройства ограничено последовательным характером выполнения этапов вычислений, так как структура устройства не приспособлена для совместной реализации первого и второго этапов вычислений.

Цель изобретения - увеличение быстродействия арифметического устpoftcTBaV

Поставленная цель достигается тем что устройство, содержащее регистры, блоки сдвига, сумматоры, причем вы:ходы первого и второго регистров .подключены, соответственно, ко входам первого и второго блоков сдвига, первый и второй входы ,первого сумматора подключены, соответственно, к выходам первого регистра и второго блока сдвига, выход первого сумматора подключен ко входу первого регистра, первый, второй и третий и четвертый входы второго сумматора подключены к выходам второго регистра, первого блока сдвига, третьего и четвертого регистров, соответственно, выход второго сумматора подключен ко входам второго и третьего регистров, дополнительно введен пятый регистр, вход которого подключен к выходу первого сумматора, а выходы ко входу первого регистра, выход третьего регистра подключен ко входу второго регистра.

На фиг.1 показана блок-схема арифметического устройства; на фиг.2 временная диaгpa 1мa перемены содержимого регистров на i-ой итерации.

Устройство содержит егистры 1-5, блоки 6 и 7 сдвига-, сумматоры 8 и 9 Входы и выходы регистров 1-5 являются входами и выходами устройства. Устройство реализует алгоритм

Ч,,

.4

N.,. v r-vr i -i .

..i2

где ,1,...,n-l; n - разрядность устройства; х , - и , - значения координат, соответственно., . первого и второго вектора на i-ой итерации; -,л. Функция, показывающая направление вращения векторов .

Предлагаемое устройство вычисляет значения функций f sinarctgVx И| 3 cosarctg x в один этап путем реализации выражений (2) с начальными условиями Хо х,%-) , Хо l/k, О, с выбором направления вращения векторов по закону - sign( i) и с конечными результатами х, , % О, Хи f2 cosarctgy/x, i f.j «inarctgv/x, где k F} V (1+2 -) постоянный коэффициент удлинения вектора .

Первый регистр 1 предназначен для хранения величины , первоначально равной , второй регистр 2 предназначен для хранения величины , первоначально равной X, третий регистр 3

предназначен для хранения величины , первоначально равной 1/k, пятый регистр 5 предназначен для хранения величины - , первоначально равной О.

Устройство работает циклически. Каждая итерация состоит из двух тактов. В каждом такте выполняютсяоперации сдвига, сложения (вычитания) и занесения в регистр.

Устройство на 1-ой итерации работает следующим образом.

В первом такте величина i из первого регистра 1 поступает на первые входы первого сумматора 8 и на входы первого блока 6 сдвига, где сдвигает|ся вправо на 1-разрядов, т.е. на выходах первого блока 6 сдвига образуется величина Vv- 2-1 , которая поступает на вторые входы второго сумматора 9. Одновременно величина из второго .регистра 2 поступает на первые входы второго сумматора 9 и на входы второго блока 7 сдвига, где сдвигается вправо на i-разрядов, т.е. на выходах второго блока 7,сдвига образуется, величина ,

- поступает на вторые входы первого сумматора 8. В зависимости от значения величины , полученной на предыдущей итерации, в первом сумматоре 8 происходит операция сложения (вычитания) поступивших в него

0 величин и х -2-, т.е. на выходах первого сумматора 8.образуется величина -2 . Одновременно в зависимости от значения величины , полученной на предыдущей

5 итерации, во втором сумматоре 9 происходит операция вычитания (сложения) поступивших в него величин х и , т.е. на выходах второго сумматора 9 обрэзуется величина

0 i i i-2 В конце первого такта величина ч. передается из первого сумматора 8 в пятый регистр 5, а величина vV - из пятого регистра 5 в первый регистр 1. Одновременно величина передается из. второго

5 сумматора 9 в третий регистр 3, а величина х - из третьего регистра 3 .во второй регистр 2,

Во втором такте величина из 0 первого регистра 1 поступает на первые входы первого сумматора 8 и на входы первого блока 6 сдвига, где сдвигается вправо на i-разрядов, т.е. на выходах первого блока 6 сдвие га образуется величина , которая поступает ьа вторые входы второго cyNwaTopa 9. Одновременно величина х« из второго регистра 2 поступает на первые входы второго сумматора 9 и на ВХОДЫ второго блока 7 сдвига, где сдвигается вправо на i-разрядов, т.е. на выходах второго блока 7 сдвига образуется величина , которая поступает на вторые входы первого сумматора 8. Затем в 5 зависимости от значения величины у.

полученной на предыдущей итераций, в первом cy мaтope 8 происходит операция вычитания (сложения) подтупивших в него величин ,- и х1,2-, т.е. на выходах первого сумматора 8 .образуется величина ч - , 2 . « Одновременно в зависимости от значения величины - , полученной на предьадущей итерации, во втором сумматоре 9 происходит операция сложения (вычитания) поступивших в него величин х у и у 2-, т.е. на выходах второго сумматора 9 образуется величина х. -x + i -2- . В конце первого такта величина ч передается из первого сумматора 8 на пятый регистр 5,.а величина4 + передается из пятого регистра 5 в первый регистр 1. Одновременно величина х -4. передается из второго сумматора 9 в третий регистр 3, а величина х передается из третьего регистра 3 вовторой регистр 2,

По окончании второго такта с знакового разряда первого регистра 1 снимается значение функции, показывающей направление вргицения векторов - sign (-м 4) , которое используется при выполнении следующей (1+1)-ой итерации.

После п-кратного повторения итераций в первом 1, втором 2, третьем 3, пятом 5 регистрах образуются результаты

в первом регистре 1 - ItJ 0;

во втором 2 - х„

в третьем 3 - х|, 3 cosarctgv/x

в пятом 5 - vVi fi sinarctgv/x.

Входы регистров 1-5 используются для ввода в арифметическое устройство начальных значений, а выходы регистров 1-5 используются для вывода из арифметического устройства коиечigix результатов.

Четвертый регистр 4 и следующие взаимосвязи между узлами арифметического устройства, связи выходов третьего 3 и четвертого 4 регистров, соответственно, с третьими и четвертыми входами второго сумматора 9, свзи выходов второго сумматора 9 со входами второго регистра 2 и связи выходов первого сумматора 8 со входами первого регистра 1 могут быть использованы при вычислении других элементарных функций, например 5 arctg /х, sin Ч, cos «f, где х, и Ч аргументы.

Эффективность изобретения заключается в повышении быстродействия устройства за счет уменьшени времени вычисления.

Формула изобретения

Арифметическое устройство, содержащее perHCTjM, блоки сдвига, сумматоры, причем выходы первого и второго регистров подключены, соответственно, ко входам первого и второго

блоков сдвига, первый и второй входы первого сумматора Ьодключены, соответственно, к выходам первого регистра и второго блока сдвига, выход первого сумматора подключен ко входу первого регистра, пермлй, второй , третий и четверили входывторого сумматора подключены, соответственно, к выходам второго регистра, первого блока сдвига, третьего и четвертого регистров, соотв тственно,,выход второго сумматора подключен ко входам второго и третьего . регистров отличающееся тем, что, с целью увеличения быстродействия, в устройство введен пятый

регистр, вход которого подключен к выходу первого сумматора, а выход ко входу первого регистра, выход третьего регистра подключен ко входу второго регистра.

Источники информации,

принятые во внимание при экспертизе

798821