Устройство для контроля блокапАМяТи Советский патент 1981 года по МПК G11C29/00 

1

Изобретение относится к запомингиощим устройствам.

Известно устройство для контроля блока памяти, содержащее блок управлeнrfя, соединенный с блоком сравнения регистр адреса, соединенный через дешифратор с проверяемым блоком и генератор тактовых импульсов, подключённый к дешифратору. Кроме того, уст1 ЙЯство содержит фотосчитывгиопшй мехаяизм, соединенный с регистром адреса и блоками управления и сргюнения, блоки временной селекции и анализа амплитуд, генераторы стровов сигнала и помехи, причем блок анализа амплитуд соединен с блоками временной селекции, сравнения и управле ния, а блок управления соединен с генератораМи стробов сигнала и помехи, которые подключены к генератору тактовых импульсов и блоку временной селекции. При этом блок временной селекции соединен с проверяе1«лм блоком 1 ,

Недостатком этого устройства является ограниченная область применения,.

Наиболее близким по технической суиности к предлагаемому является.. устройство для контроля блока памяти, содержащее входной регистр, регистр адреса, дешифратор адреса, схему сравнения и первый элемент ИЛИ, выход которого подключен ко входу ре-. гистра адреса, одни из выходов которого соединены с первыми выходами устройства, а дзругой выход подключен ko входу дешифратора адреса, одни из выходов которого соединены со вторы0ми выходгми устройства, выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнения, другие входы которой соединены с первыми входами 5 устройства 2.

Недостатком этого устройства является ограниченная область применения, так как оно служит для контроля блоков памяти спе1ц|ги1ьными тестами и является автономным, что делает невозможным использование его для контроля равотоспособности блока пгиляти в процессе работы с ним, используя его

как накопитель информации.

Цель изобретения - расширение области применения устройства за счет обеспечения контроля работоспособности -блока памяти в процессе записи в

0 него информации. поставленная цель достигается тем, что устройство содержит второй элемент ИЛИ, пять элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и пятого элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, ; выход которого соединен со вторым входом первого эле мента.И, единичный выход первого триг гера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и дходом формирователя импульсов, выход которого подключен к одному из входов входного регистра, другие входы которого со единены с шинами ввода информации, выход схемы сравнения подключен ко второму входу четвертого элемента И, выход которого соединен со вторым входом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответ ственно с третьим входом первого и вторым входом пятого элементов И, выход пятого элемента Н подключен ко второму входу первого элемента ИЛИ, выход третьего элемента И соединен с четвертым выходом устройства. На чертеже иэображена блок-схема устройства. Устройство содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 элементы И, первый 6 и второй 7 элеменТыИЛИ,первый 8 и второй 9 триггеры,. формирователь 10 импульсов, входной регистр 11, регистр 12 адреса дешифратор 13 адреса, схему 14 сравнения и шины 15 ввода информации. Выход первого элемента ИЛИ б подключен ко входу регистра 12 адреса, одйи из выходов которого соединены с первыми выходами устройства,.а другой выход подключен ко входу дешифратора 13 адреса, одни иэ выходов которого соединены со вторыми выходами устройства. Выходы входного регистра 11 подключены к третьим выходам устройства и к одним иэ входов схемы 14 сравнения, другие эходы которой соединены с первыми входами устройства. Второй вход устройства подключен к первым входам первого 1 и пятого 5 элементов И. Вы ход первого элемента И 1 соединен с первыми входами второго 2 и третьего 3 элементов И и счетным входом перво го триггера 8, нулевой выход которог подключен ко второму входу третьего элемента И 3 и. первому входу второго элемента ИЛИ 7, выход которого соеди нен со вторым входом первого элемент и 1. Единичный выход первого триггера 8подключен к первому входу -четвертого элемента И 4 и второму входу второго элемента И 2, выход которого соединен с первьам входом первого элемента ИЛИ б и входом формирователя 10 импульсов, выход которого подключен к одному из входов входного регистра 11, другие входы которого соединены с шинами 15 ввода информации . Выход схемы 14 сравнения подключен ко второму входу четвертого элемента И 4, выход которого соединен со вторым входом второго элемента ИЛИ 7 , Другой выход дешифратора 13 адреса подключен к счетному входу второго триггера 9, нулевой и единичный выходы которого соединены соответствейно с третьим входом первого 1 и вторым входом пятого 5 элементов И. Выход пятого элемента И 5 подключен ко второму входу первого элемента ИЛИ б,Выход третьего элемента И 3 соединен с четвертым выходом устройства. Информационные входы -И выходы контролируемого блока 16 памяти подключены соответственно к первому, второму и третьему выходам и к первому входу устройства,а управляющий вход записи информации к четзерто)йу выходу устройства. Устройство работает следующим образом. В исходном состоянии триггеры 8 и 9установлены в нулевое состояние. Регистр 12 адреса и дешифратор 13 адраса устанавливают адрес исходных ячеек блока 16 памяти. Во входной регистр 11 вводится исходная информация для записи в блок 16 памяти. На-второй вход устройства поступает первый импульс входной частоты, который проходит через элемент И 1 на счетный вход триггера 8 и через элемент И. 3 - на управляющий вход записи информации блока 16 памяти, записывая в него информацию с выходов входного регистра 11. Задний фронт первого входного импульса переводит триггер 8 в единичное состояние. Отсутствие сигнала на управляющем входе записи информации блока 16 памяти при наличии выборных адресов с регистра 12 адреса и дешифратора 13 адреса соответствует режиму выдачи информации для блока 16 памяти. Информация с блока 16 памяти поступает на вход схемы 14 сравнения, где сравнивается с информацией на входном регистре И и, в случае и.х совпадения, с выхода схемы14 сравнения Элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешения на элемент И 1 для прохождения второго импульса входной частоты. Второй импульс входной частоты поступает на счётный: вход триггера 8, через элемент И 2 - на. вход формирователя 10 импульсов и через элемент ИЛИ 6 - на вход регистра 12 адреса. Задний фронт этого импульса изменяет адрес в.регистре 12 адреса, через формирователь 10 импульсов сбрасывает входной регистр 11 и переводит триггер 8 в нулевое состояние. Теперь во входной регистр вводится новая информация для записи в блок 16 памяти. Далее устройство работает по описанному алгоритму. В случае отказа ячейки в блоке 16 памяти информация на входах схемы 14 сравнения не совпадает, и на ее выходе отсутствует разрешающий потенциал, вследствие чего очередной импульс входной частоты не проходит на вход триггера 8. Устройство остается в режиме проверки записанной информации, при этом индикаторы регистра 12 адреса и дешифратора 13 адреса указывают координаты неисправной ячейки в блоке 16 памяти. j Если запись информации в блок 16 .памяти проходит без отказа ячеек памя ти, то, перебрав все адреса, дешифратор 13 сщреса вьщает импульс перебора который поступает на счетный вход три гера 9 и переводит его в единичное состояние, позволяя импульсам входной частоты через элементы И 5 и ИЛИ 6 ме нять состояние регистра 12 адреса и дешифратора 13 адреса, тем самым осуществляется считывание информации из блока 16 памяти. Окончанию режима считывания информ ции из блока 16 памяти соответствует появление импульса на выходе дешифрато ра 13 адреса, который переводит триггер 9 в нулевое положение, соответств щее режиму записи информации в блок 16 памяти с проверкой работоспособности блока 16 памяти в момент вво да информации. Предлагаемое устройство обеспечива ет возможность контроля работоспособности блока памяти в процессе информации и исключает режилы проверки йтока памяти специальньгми тестами, расширяя область применения. Формула изобретения устройство для контроля блока памя ти, содержащее входной регистр, регис адреса, дешифратор адреса, схему срав нения и первый элемент ИЛИ, выход которого подключен ко входу регистра ад реса, одни из выходов которого соединены с первыми выходами устройства, а другой выход подключен ко входу дешифратора адреса, одни из выходов которого соединены со вторыми выходами устройства, выходы входного регистра подключены к третьим выходам устройства и к одним из входов схемы сравнения, другие входы которой соединены с первыми входами устройства, о т л и чающееся тем,что, с целью рас-, ширения области применения устройства за счет обеспечения контроля работоспособности блока памяти, в процессе записи в него информации, устройство содержит второй элемент ИЛИ, пять элементов И, два триггера и формирователь импульсов, прич.ем второй вход устройства подключен к первым входам первого и пятого элементов И, выход первого элемента И соединен с первыми вхо.дами второгр п третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен ко второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента И, единичный выход первого триггера подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ и входом формирователя импульсов, выход которого подключен к одному из входов входного регистра, другие входы которого соединены с шинами ввода информации, выход схемы сравнения подключен ко второму входу четвертого элемента И,выход которого соединен со вторым входом второго элемента ИЛИ,другой выход дешифратора адреса подключен к счетному входу второго триггера,нулевой и единичный выходы которого соединены соответст-, венно с третьим входом первого и вторым входом пятого элементов И, выход пятого элемента И подключен ко второму входу первого элемента ИЛИ, выход третьего элемента и соединен с четвертым выходом уст ройства. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР 351217, кл. G 06 F 11/00, 1970. 2.Авторское свидетельство СССР по заявке 2569465, кл. G 11 С 29/00, 13.01;78 (прототип).

iZjH-r-,L.ji rv:i1 1

i i. r 4 V