Устройство для обработки данных Советский патент 1981 года по МПК G06F15/167 

(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении многопроцессорных устройств обработки данных. Известно устройство для обработки данных, представляющее собой несколько автономных процессоров, имеющих общую оперативную память с произвольной выборкой. Каждый процессор имеет .индивидуальную шину связи с общей памятью. Блок управления памятью обеспечивает последовательный доступ процессоров к накопителю информации оперативной памяти IJ. Недостатком такого устройства является относительно низкое быстродействие, обусловленное потерями процессорного лремени на ожидание разрешения обмена с памятью в последовательном канале связи с накопителем информации. Наиболее близким к предлагаемому является устройство для обработки данных, содержащее запоминающее устройство, к которому обращаются через соответствующие интерфейсы по двум или более шинам, одна из которых является общей шиной системы, соединяющей несколько блоков, запрашивающих до.ступ к запоминающему устройству, а остальные щины являются индивидуальными, однозначно соответствующнмн только одному процессору. Интерфейсы запоминающего устройства и его блок управления обеспечивают работу таким образом, что в любой момент времени лнщь одна щина имеет доступ к запоминающему устройству, независимо от приоритетов поступающих по щнне сигналов 2|. Недостаток этого устройства - относительно низкое быстродействие обмейов обусловленное тем, что в любой момент времени доступ к памяти имеется только по одной щине для какого-либо одного процессора, вследствие чего другие процессоры будут иметь непроизводительные потери времени на ожидание разрешения обмена ,с памятью. Цель изобретения - повышение быстродействия устройства данными процессоров с памятью и между собой в устройстве обработки данных. Поставленная цель достигается тем, что в устройстве Для обработки данных, содержащем К процессоров и запоминающий блок, выполненный из подблоков памяти, причем первые входы-выходы процессоров соедн:

йены через общую шину с первыми входамивыходами подблоков памяти запоминающего блока, а вторые входы-выходы каждого процессора соединены через соответствующие щины со вторыми входами-выходами подблоков памяти запоминающего блока, число подблоков памяти в запоминающем блоке соответствует числу процессоров и в устройство обработки данных введены дещифратор подблоков памяти и К блоков приоритета, причем вход дешифратора подблоков памяти соединен через общую щину с первыми входами-выходами процессоров, а выходы соединены с первыми входами блоков приоритета, вторые входы которых соединены с соответствующими выходами процессоров, первые и вторые выходы блоков приоритета соединены с первыми и вторыми управляющими входами подблоков памяти запоминающего блока.

На чертеже представлена структурная схема устройства для обработки данных.

Устройство содержит связанные общей шиной процессоры 1.1, 1.2, ..., 1.К, дещифратор 2 подблоков памяти, связанный с общей шиной адресной шиной подблоков памяти, подблоки 3.1, 3.2, ...,,З.К памяти, связанные через интерфейс 4 общей щины с общей щиной и через индивидуальные интерфейсы 5.1, 5.2, ..., 5.К с соответствующими шинами процессоров, блоки 6.1, 6.2, ..., 6.К приоритета, связанные по входам с выходами дешифратора и с управляющими линиями индивидуальных щин процессоров, а по выходам с управляющим входом интерфейса общей шины и с управляющими входами индивидуальных интерфейсов 5.1, ..., 5.К.

Устройство для обработки данных работает следующим образом.

Любые из К (т К) процессоров 1.1, 1.2, ..., 1.К, независимо друг от друга во времени, формируют физические адреса для обращения к памяти или к другому процессору. Значение кода адреса определяет путь обращения любого процессора l.i (, 2, ..., К) либо к подблоку памяти 3.1 через индивидуальную щину i и индивидуальный интерфейс 5.1, либо по общей шине к процессору 1.J (1 J J; i -J 1, 2, ... К) или к подблоку З.п (1 п; i, п 1, 2, ..., К) памяти. Если сформированный процессором l.i код адреса совпадает с адресом собственного подблока памяти 3.1, то процессор по соответствующей шине через интерфейс 5.1 связывается с ним непосредственно, а если код адреса не совпадает, то процессор осуществляет акт захвата общей щины на обращение по общим для устройства обработки данных правилам захвата общей щины в соответствии с собственным приоритетом. Параллельно процессору, производящему обмен по общей шине, любые другие т-1 процессоров могут производить обмен по индивидуальным шинам со своими блоками памяти. Адрес, вырабатываемый процессором, производящим обмен по общей щине, поступает на входы дешифратора 2, и в случае обращения данного процессора 1.1 к подблоку З.п (i Ф пУ памяти дещифратор возбуждает соответствующий выход, и сигнал запроса поступает на один из входов блока б.п приоритета.

Если на второй вход блока б.п приоритета поступает запрос на обращение к подблоку З.п памяти от процессора 1.п, то в зависимости от приоритета, соответствующий блок приоритета запускает ими интерфейс 4 общей щины или индивидуальный интерфейс 5.п, обеспечивая тем самым обмен с подблоком З.п памяти или процессора 1.1 по общей щине, или процессора 1.п по индивидуальной щине.:

Параллельно данному обращению остальные т-2 процессора могут беспрепятственно обращаться к своим подблокам памяти, что обуславливается избирательностью дещифратора 2 и тем фактом, что по общей шине

9 одновременно не может производиться больше, чем один обмен.

Если процессор 1.1 обращается не к памяти, а к другому какому-либо из процессоров, то обмены по индивидуальным шинам не мешают и не задерживают этого обращения. В предлагаемом устройстве повыщается производительность системы за счет ликвидации потерь времени на ожидание в последовательном канале связи процессоров

д С памятью и увеличения степени распараллеливания обработки данных, хранящихся в памяти, увеличивается быстродействие самих обменов с памятью в связи с тем, что процессоры, при обмене с собственными подблоками памяти не теряют время на обработку прерывания и захват магистрали. Кроме того, устройство отличается простотой реализации и невысокими затратами на распараллеливание шин обмена.

Формула изобретения

Устройство для обработки данных, содержащее К процессоров и запоминающий блок, выполненный из подблоков памяти, причем первые входы-выходы процессоров соединены через общую тину с первыми входамивыходами подблоков памяти запоминающего блока, а вторые входы-выходы каждого процессора соединены через соответствующие

шины со вторыми входами-выходами подблоков памяти запоминающего блока, отличающееся тем, что, с целью повышения быстродействия устройства, число подблоков памят в запоминающем блоке соответствует числу процессоров и введены дещифратор

подблоков памяти и К блоков приоритета, причем вход дешифратора подблоков памяти соединен через общую щину с первыми входами-выходами процессоров, а выходы соединены с первыми входами блоков приоритета, вторые входы которых соединены с соответствующими выходами процессоров, первые и вторые выходы блоков приоритета соединены соответственно с первыми и вторыми управляющими входами подблоков памяти запоминающего блока.

Источники информации, принятые во внимание при экспертизе

кл.

кл.