Долговременное запоминающее устройствоСО ВСТРОЕННыМ КОНТРОлЕМ Советский патент 1981 года по МПК G11C29/00 G11C17/00 

1

Изобретение относится к вычислительной технике, а именно к долговременным запоминающим устройствам (ДЗУ) на интегральных заюминающих микросхемах словарного типа, и может быть использовано для защиты информации от разрушения в отдельных сегментах памяти.

Известно запоминакнцее устройство с запщтойинформации от разрушения, в котором производится периодическое восстановление хранимой информации с помощью перезаписи после каждого цикла считывания, что необХодимо для запоминаншщх элементов с разрушением информации в цикле считывания /JlJ.

. Однако такое устройство затруднительно применять в случаях, когда регенерация информации производится через большое количество циклов считывания .

Известно запоминающее устройство, содержащее регистр запоминания кодавремени хранения информации .

Однако при отключении питания информация в регистре может быть по- теряна, что в ряде случаев недопустимо.

Известно запоминающее устройство, в котором учитьшается технологический разброс за счет введения специальных ячеек-датчиков, управляющих частотой регенерации информации в запоминающем устройстве jfs/.

Однако вследствие предназначения его для органЕизации регенерации в динамических полупроводниковых ОЗУ его затруднительно использовать для защиты информации в долговременных запоминающих устройствах. Не защищено оио и от/сбоев из-за снижения напряжения источников питания.

Наиболее близким по технической сущности к предлагаемому является запоминающее устройство с защитой

V 8 информации от разрушения, содержа;щее блок ППЗУ на МНОП-транзисторах, входной и выходной регистры, датчик контрольного сигнала на МНОП-транзисторе, пороговьй элемент, формирователь сигнала регенерации. В гаком устройстве регенерация производится для всего объема пайяти .4J Однако известно, что очень часто долговременные запоминакядие устройства используются для отладки программ, микрокЬма щ, констант для ПЗУ в специализированных, управляющих вычислителтьных устройствах. Позтому в процессе отладки возникает необходимость изменять отдельные команды, константь в блоке памяти, а сегментная организация памяти подобных уст. ройств заставляет менять даже из-за одной команды содержимое всего сегмента памяти. После смены информации в нем время до будущей перезаписи для этого сегмента будет значительно больше,, чем для других сегментов, в которых подобная перезапись происходит значительно раньше. Перезапись всего объема памяти из-за одной команды и нерациональна и невыгодна, ибо тратится ресурс по циклам перезаписи в МНОП-транзисторе, который сильно ограничен (для серийно выпускаемых микросхем он составляет всего 10 циклов). Кроме того, один контрольный датчик не позволяет учесть условия эксплуатац технологический разброс и многое другое, что сказывается на времени хранения информации в различных сегментах памяти. Вс.е это не позвол ет рационально использовать реально возможный срок службы для каждого сегмента в отдельности. Цель изобретения .- повышение надежности устройства. Поставленная цель достигается тем, что в долговременное запоминающее устройство со встроенным контролем, содержащее блок памяти, вхо ды которого соединены с выходами дешифратора, регистр адреса, выход к.оторого подключен к одному из входов дешифратора, блок управления, первый выход которого соединен со входом регистра адреса, второй выход блока управления подсоединен к другому входу дешифратора, и порого вый элемент, введены два последовательно соединенных буферных регистра, компаратор и счетчик, вход кото рого соединен с одним из выходов компаратора выход счетчика подключен к одному из, входов блока управления, другой вход которого подсоединен к другому выходу компаратора, первый и второй входы компаратора соединены, соответственно с выходами буферных регистров, выход порогового злемента подключен к одному из входов первого буферного регистра, другой вход которого соединен с выходом регистра адреса, второй вход второго буферного регистра подсоединен к третьему выходу блока управления, четвертый выход которого соединен с одним из входов порогового элемента, выход порогового злемента подсоединен к третьему входу второго буферного регистра, пятый выход блока управления соединен с третьим входом компаратора, другой вход порогового элемента подключен к выходу блока памяти. На чертеже представлена функциональная схема предлагаемого устройства. Устройство содержит блок 1 памяти, состоящий из запоминающих .сегментов 2, дешифратор 3, регистр 4 адреса, блок 5 управления, буферные регистры 6 и 7, компаратор 8, счетчик 9, пороговый элемент 10, выходы 11 и 12 компаратора 8. Устройство работает следующим образом. Для обеспечения работы устройства в дополнительный контрольный разряд каждого слова в режиме записи записывается логическая единица Известно, что наибольшему разрушению от всех разрушающих факторов подвергается при хранении единица. В процессе считывания информации из ДЗУ изменяющаяся величина выходного сигнала записанной единицы с дополнительной разряда поступает на пороговый элемент 10, порог срабатывания которого выбран выше, чем у остальных (информационных) разрядов блока 1 памяти. Это позволяет ранее чем перестанут надежно срабатывать усилители считывания информационных разрядов блока 1 памяти определить момент наступления регенерации информации. При этом, еш1и произошло однократное срабатывание порогового элемента 10, то выходной сигнал с него записывает в регистр 6 код адреса сегмента. 5 поступающего со старших разрядов регистра 4 адреса. Поскольку однократный сбой может быть случайным, то устройство ожидает следующего сбоя. Когда поступает СЛЕДУЮЩИЙ сбой, код адреса сегмента с предыду щим сбоем поступает в регистр 7, а в регистр 6 записывается код адре са сегмента с новым сбоем. По сигналу из блока 5 управления в компараторе 8 производится сравнение кодов, поступающих из регистра 6 и регистра 7., Если коды раэнью, то это означает, что причина выхода из области устойчивой работы общая (скаиок питания, изменение климатических условий больше допустимого предела и т.п.), и необходимо устранить причины, порождающие эти сбои. Информация о несравнении кодо поступает в блок 5 управления по шине 11. Если коды равны, то это означает, что происходят сбои в одном сегменте 2 памяти, что означает, в свою очередь, что ресурс хранения информации в данном сегменте исчерпан. Необходимое число сбоев о принятии решения считается в счетчике 9 по сигнапу сравнения, поступающему по шине 10. После этог должен быть организован процесс пер записи информации в сегменте, адрес которого хранится в регистре 6. Использование изобретения позволяет более точно определять момент регенерации информации для каждого отдельного сегмента памяти, что обеспечивает гибкость в отладке про грамм, микрокоманд и констант. Поскольку ресурс хранения в нормальных условиях и во всем диапазоне климатических изменений сильно различается (для МНОП-структур сери ного производства в 1,5 раза), то без применения данного изобретения было бы необходимо период регенерации производить по наихудшему варианту для наихудшей ячейки сразу во всем блоке памяти. Однако услови эксплуатации различны в реальных условиях (плохие сменяются хорошими и наоборот), и поэтому недоиспользован ресурс по хранению для каждого сегмента в отдельности. Применен предлагаемого устройства позволяет в 1,5 раза повысить срок службы ДЗУ, а это эквивалентно экономии до 50% средств на изготовление нового подобного ДЗУ для отладки программ. Формула изобретения Долговременное запоминакицее уст.(ройство со встроеныьм контролем, содержащее блок памяти, входы которого соединены с выходами дешифратора, регистр адреса, выход которого подключен к одному из входов дешифратора, блок управления, первый выход которого соединен со входом регистра адреса, второй выход блока управления подсоединен к другому входу дешифратора, и пороговый элемент, отличающееся тем, что, с целью .повышения надежности устройства, в него введены два последовательно соединенных буферных регистра, компаратор и счетчик, вход которого соединен с одним из выходов компаратора, выход счетчика подключен к одному из входов блока управления, другой вход которого подсоединен к другому выходу компаратора, первый и второй входы компаратора соединены соответственно с выходами буферных регистров, выход порогового элемента подключен к одному из вxoдdв первого буферного регист-. ра, другой вход которого соединен с выходом регистра адреса, второй вход второго буферного регистра подсоединен к третьему выходу блока управления, четвертый выход которого соединен с одним из входов порогового элемента, выход порогового элемента подсоединен к третьему входу второго буферного регистра, пятый выход блока управления соединен с третьим компаратора, другой вход порогового элемента подключен к выходу блока памяти. Источники информации, принятые во внимание при экспертизе 1.Патент Франции № 2204012, G 11 С 7/00, опублик. 1974. 2.Патент США № 3737879, G 11 С 7/00, опублик. 1973. 3. Патент США № 3796998, 340-173, опублик. 1974. 4. Авторское свидетельство СССР № 580587, кл. G 11 С 29/00, опублик, 1978 (прототип).

О

FC

П

12