Постоянное запоминающее устрой-CTBO C АВТОНОМНыМ КОНТРОлЕМ Советский патент 1981 года по МПК G11C11/00 

Изобретение относится к запоминаю щим устройствам. Известно постоянное запоминающее устройство с автономным контролем, с держащее блок памяти, регистры адреса и числа, распределитель импульсов и блок регистров начальной устанбвки 13 . Недостатком этого устройства явля ется низкая надежность. Наиболее близким техническим реше нием к предлагаемому изобретению является устройство, содержащее основной и дополнительный памяти, р$ гастры адфеса и числа, распределител импульсов и регистр обмена 2J. Недостаток этого устройства - невозможность обеспечения контроля за количеством циклов перезгшиси, что снижает надежность контроля. Цель изобретения - повышение надежности устройства. Поставленная цель достигается тем что в постоянное запоминающее устрой ство с автономным контролем, содердащее блоки памяти, дешифраторы, регистр адреса, регистр циклов перезаписи, компаратор и блек управления/ :Причем входы устроПства соединены со входами регистра адреса, один из выходов которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока памяти, входам второго дешифратора и адресным входам второго бло ка памяти, числовые входы которого соединены с числовыми входами и с вы жодаът первого блока памяти, выходы первого дешифратора подключены соответственно к управляющим входам первого блока памяти, выходы регистра циклов перезаписи соединены с первым входом компаратора, управляющие вход и выход которого, управляк)tofte входил регистра адреса, второго блока памяти и регистра циклов перезаписи и стробирумцие входы первого и второго дешифратсчра подключены к соответствующим тхоцам и входу блока управления, введены счетчик, мультиплексор и селектор, первый выход которого соединен со входом компгфатора и выходом счетчика, а второй вход - с выходом второго дешифратора и управляющим входом мультиплексора, выход к от подключен к установочному входу счетчика, счет№ л ВХОД которого соединен с соответствующим выходом блока управления, выход селектора подключен к контроляруемому входу первого блока пгмяти, контрольный выход которого соединен с информационным входом мультиплексора. На чертеже изображена функциональная схема предлагаемого устройства. Устройство содержит первый 1 и вто ой 2 блоки памяти, первый дешифратор 3, регистр 4 адреса, второй дешиф ратор 5, блок 6 управления, селектор 7 регистр 8 циклов перезаписи, компаратор 9, счетчик 10 и мультиплексор 11. Входы устройства соединены со входакш регистра 4 адреса, одни из выходов которого подключены ко входам первого дешифратора 3, а другие выходы - к адресным входам первого блока 1 памяти, входам второго дешифратора 5 и адресным входам второго блока 2 памяти. Числовые входы второго блока 2 памяти соединены с числовыми входами и с выходами первого блока 1 памяти..Выходы первого дешифратора 3 подключены соответственно к управляющим входам первого блока 1 памяти. Выходы регистра 8 циклов перезаписи соединены с первым входом компаратора 9. Управляющие вход и выход которо го, управляющие входы регистра 4 адреса, второго блока 2 памяти, регистра 8 циклов перезаписи и стробирующие входы первого 3 и второго 5 дешифратора подключены к соответствующим выходам и входу блока 6 управления. Пер вый выход селектора 7 соединен со вто рым входом компаратора 9 и выходами счетчика 10, а второй вход - с выходом второго дешифратора 5 и управляющим входом мультиплексора 11, выходом подключен шли к установочному входу счетчика 10, счетный вход которого соединён с соответствующим выходом блока б управления. Выход селектора 7 подключен к контрольному входу первого блока 1 памяти, контрольный выход которого соединен с информационным входом мультиплексора 11. .Первый блок 1 памяти построен на интегральных запоминающих микросхемах объединенных в сегменты. Каждый сегмент содержит определенное количество ячеек памяти, минимальный объем памяти сегмента определяется степенью интеграции микросхемы. Кгаадай сегмент имеет дополнительный инфорМсЩионный разряд, который используется f как контрольный. Устройство работает следующим образом. При изменении информации в устройстве в каком-либо из сегментов блока 1 памяти информации из этого сегмента переписывается во второй блок 2 памяти,изменяется в нем и затем перезаписывается в тот же сегмент блока 1 п мяти. Таким образом выполняется цикл Перезаписи информации в устройстве. Для безотказной работы устройства количество циклов перезаписи информации в одной запоминсиощей микросхеме не должно превышать максимально допустимого значения. Поскольку смена информации в различных сегментах блока памяти происходит хаотически, необходимо контролировать количество перезаписи информации для каждого сегмента, чтобы заранее определить Ьюмент возможного выхода его из строя. Контроль количеством циклов перезаписи выполняется следующим образом. При поступлении команды изменения информации в устройстве на вход старших разрядов регистра 4 адреса поступает код адреса сегмента первого блока 1 памяти, который дешифрируется в первом дешифраторе 3 и поступает на управляющий вход первого блока 1 памяти, в котором выбирается сегмент по этому адресу. Путем перебора адресов, поступающих с младших разрядов регистра 4 адреса, происходит одновременно выбор адресов ячеек в выбранном сегменте первого блока 1 памяти, во втором блоке 2 памяти и втором дешифраторе 5. Информация из выбранных ячеек первого блока 1 памяти поступает на числовой вход второго блока 2 памяти и записывается в него по соответствующим адресам. При этом одновременно с контрольного выхода первого блока 1 памяти на вход мультиплексора 11 поступает контрольный код, содержгиций информацию о количестве циклов перезаписи. Из мультиплексора 11, управляемого вторым дешифратором 5, контрольный код записывается в счетчик 10 и затем, по команде из блока 6 управления, сравнивается компаратором 9 с контрольным числом, хранящимся в регистре 8 циклов перезаписи. Бели количество циклов перезаписи не превышает максимально допустимого значения, то по сигналу из блока управления 6 в счетчике 10 к контрольному коду добавляется единица. Во втором блоке 2 памяти происходит смена информации, после чего новая информация и контрольный код, увеличенный на единицу, одновременно перезаписываются в выбранный ранее сегмент первого блока 1 памяти. Информация записывается в ячейки сегмента, определяемые путем перебора адресов в млащших разрядах регистра 4 адреса. Контрольный код из счетчика 10 через селектор 12 под управлением второго дешифратора передается на контрольный вход первого блока 1 памяти и записывается контрольный разряд этого же сегмента. На этом цикл изменения информации в устройстве заканчивается. При каждом следующем цикле смены информации в сегменте информация о количестве циклов перезаписи, хранящаяся в его контрольном разряде, увеличивается на единицу. Когда количество циклов перезаписи в этом сегменте достигает максимально допустимого значения, контрольный код, считы ваемая из этого сегмента, равен контрольному числу, хранящемуся в регистре 8 циклов перезаписи, после чего не обходимо заменить сегмент в первом блоке 1 памяти, так как его дальнейшая надежная работа не гарантирована Адрес этого сегмента определяется зна чением старших разрядов регистра 4 сщреса. Технико-экономическое преимущество предлагаемого устройства заключается в том, что в нем выполняется автономный контроль эа количеством циклов перезаписи информации в кг1ждом из сегментов постоянного блока памяти и указывается адрес сегмента, отработавшего свой ресурс, что позволяет оперативно определять место возможного отказа в постоянном блоке памяти и предотвратить отказ, за счет чего повышается надежность устройства. Формула изобретения Постоянное запоминающее устройство с автономным контролем, содержащее блоки памяти, дешифраторы, регистр адреса, регистр циклов перезаписи, компаратор и блок управления, причем входы устройства соединены со входами регистра адреса, один из выходов которого подключен ко входам первого дешифратора, а другие выходы - к адресным входам первого блока памяти, входам второго дешифратора и адресным входам второго блока памяти, числовые входы которого соединены с числовыми входами и с выходами первого блока памяти, выходы первого дешифратора подключены соответственно к управлякяцим входам первого блока памяти, выходы регистра циклов перезаписи соединены с первым входом компаратора, управляющие вход и выход которого, управляющие входы регистра адреса, второго блока памяти и регистра циклов перезаписи и стробирующие входы первого и второго дешифраторов подключены к соответствующим выходам и входу блока управления, отличающееся тем; что, с целью повышения надежности устройства, оно содержит счетчик, мультиплексор и селектор, первый вход которого соединен со вторым входом компаратора и выходом счетчика, а второй вход - с выходом второго дешифратора и управляющим входом мультиплексора, выход которого подключен к установочному входу счетчика, учетный вход которого соединен с соответствумцим выходом блока управления, выход селектора подключен к контрольному входу первого блока памяти, контрольный выход которого соединен с информац(1Онным входом мультиплексора. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР 489107, кл. G 06 Р 11/00, 1973. 2.Авторское свидетельство СССР W 630630, кл. G 11 С 29/00, 1976 (прототип).

,

Z

-a te

ik