Устройство для приема сообщений вСиСТЕМАХ пЕРЕдАчи иНфОРМАции C РЕшА-ющЕй ОбРАТНОй СВязью Советский патент 1981 года по МПК H04L1/16 

3 блока сравнения и к первому входу бло ка перезаписи, ко второму входу которого подключен выход блока сравнения, а вЬпсод блока перезаписи подключен к соответствующему входу коммутатора, выход каждого элемента И подключен к разрешающему входу соответствующего сумматора, выход элемента блокировки подключен к запускающему входу третьего сзп4матора, информационный выход которого подключен ко входу дeшифpato ра нуля, выход которого соединен со входом разрешения записи третьего блока памяти, ко входу записи которог подключен выход декодера, другой выхо дешифратора порога подключен к управляющему входу ключа, к информационному входу которого подключен соответст вующий выход первого блока памяти, выходы первого и второго сумматоров подкхпочены ко входам блока вычитания ClНа чертеже приведена структурная электрическая схема предлагаемого устройства. Устройство для приема сообщений в системах передачи информации с решающей обратной связью содержит декодер 1, дешифратор 2 нуля, элемент 3 блоки ровки, ключ 4, три, блока 5. , 5л, 5, памяти, дешифратор 6 порога, блок 7 вычитания, блок 8 управления переспросом, три элемента И 9, три сумматора 10 - 10л, блок 11 оценки достоверности, коммутатор 12,блок 13 перезаписи и блок 14 сравнения. Устройство работает следующим образом. Перед началом приема очередной кодовой комбинации сумматоры 10 и блоки 5 памяти приводятся в исходное (нулевое) состояние. Комбинации двоичного кода поступают в декодер 1, в котором определяется синдром ошибки. На основаню синдрома ошибки декодер 1 либо исправляет ошибки и фиксирует число исп15авленных ошибок, либо принимает решение о невозможности декоди рования (только обнаружение ошибки). В блоке 11 оценки достоверности (блок определения оценки достоверности может быть выполнен, например, в виде шифратора, преобразующего код числа ошибок в код, соответствующий целой части логарифма величины, обратной вероятности трансформации кодовой комбинации при данном числе исправленных ошибок) по числу исправленных 74 ошибок определяется достоверность принятой кодовой комбинации. Затем .содержимое декодера 1 сравнивается с содержимым всех блоков 5 памяти. В случае совпадения с содержимым одного из блоков 5 памяти элемент И 9 в соответствующий сумматор 10 выдает разрешающий сигнал, по которому производится добавление достоверности принятой комбинации к достоверности, записанной в сумматоре ) о,. В случае несовпадения содержимого декодера 1 ни с одной из кодовых комбинаций, написанных в блоках 5 - 5з памяти, с элемента 3 блокировки (ИЛИ-НЕ) в третий сумматор 10 вьщается сигнал, по которому из достоверности, записанной в сумматоре Ю, вычитается достоверность, записанная в блоке 11 оценки достоверности. Если в процессе вычитания достигается нулевое значение достоверности, то оно фиксируется дешифратором 2 нуля, который вьщает в третий блок 5 памяти сигнал разрешения записи кодовой комбинации из декодера 1. Накопление достоверности после этого продолжается в положительном направлении. После приема каждой кодовой комбинации с помощью коммутатора 12, блока 14 сравнения и блока 13 перезаписи производится ранжирование кодовых комбинаций , записанных в блоках 5 - 5 памяти, по. их достоверности. Наиболее вероятная кодовая комбинация и соответствующая ей достоверность записывается в первый блок 5 памяти и в первый сумматор .10. Наименее вероятная кодовая комбинация записывается в третий сумматор 10-j. Алгоритм ранжирования может быть, например, следующим. Достоверности, записанные в смежных сумматр рах, сравниваются. Если в сумматоре с большим номером записана большая достоверность, то достоверности, хранящиеся в этих смежных сумматорах, и соответствующие им кодовые комбинации меняют местами. Затем переходят к следующей паре сумматоров. После просмотра последней смежной пары цикл повторяют. После (п - 1) циклов кодовые комбинации оказываются ранжированными (для ранжирования трех кодовых комбинаций достаточно 4-х сравне-, ний). После проведения ранжирования в блоке 7 из содержимого первого сумматора 10 выч1тается содержимое второго сумматора 0, Результат сравни56вается с порогом в дешифраторе 6 поро га. При достижении разницей достоверностей порогового значения дешифратор 6 порога выдает на ключ 4 сигнал разрешения считывания. В случае недостижения на блок 8 управления переспросом выдается сигнал, по которому формируется сигнал переспроса. Вьшгры в скорости зависит от типа кода, качества канала связи и от количества двоичных символов в кодовом слове. С ухудшением качества дискретного канала связи (увеличением вероятности ошибки в одном символе), с увеличение длины кодового слова, с увеличением кодового расстояния и с повьппением требований к достоверности эффективность предлагаемого устройства (в смысле повышения скорости передачи сообщений) по сравнению с известным возрастает. Формула изобретения Устройство для приема сообщений в системах передачи информации с решающей обратной связью, содержащее декодер, выход которого подключен к первы входам трех элементов И, ко второму входу каждого из них подключен выход соответствующего блока памяти, а вы- 30

ходы элементов И подключены к соответствующим входам элемента блокировки, а также дешифратор нуля, ключ и пЬследовательно соединенные блок вычитаиия, дешифратор порога и блок управле-35 ния переспросом, отличающёес я тем, что, с целью повышения скорости приема сообщений, введены три сумблока памяти, выходы первого и второго сумматоров подключены ко входам блока вычитания.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 681563, кл. Н 04 L I/I6, 1978 (прототип) . 7 блок оценки достоверности, матора, коммутатор, блок сравнения и блок перезаписи, при этом дополнительный выход декодера через блок оценки достоверности подключен к первым входам трех сумматоров, информационные выходы которых и блоков памяти подклю- чены к соответствукяцим входам коммутатора, выходы которого подключены Соответственно ко входам записи сумматоров и блоков памяти, ко входам блока сравнения и к 41ервому входу блока перезаписи, ко второму входу которого подключен выход блока сравнения, а выход блока перезаписи подключен к соответствующему входу коммутатора, выход каждого элемента И подключен к разрешающему входу соответствующего сумматораi выход элемента блокировки подключен к запускающему входу третьего сз мматора, информационный выход которого по;услючен ко входу дешифратора нуля, выход которого соединен со входом разрешения записи третьего блока памяти, ко входу записи которого подключен выход декодера, другой выход дешифратора порога подключен к управляющему входу ключа, к информационному входу которого подключен соответствующий выход первого