Преобразователь двоичного кода в двоично-десятичный Советский патент 1981 года по МПК G06F5/02 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично- десятичных преобразователей. Известен преобразователь двоичного кода в двоично-десятичный, содержаш й блок управления, переключатель iэквивалентов, запоминающий блок сумматор-вычитатель и сдвигатель ClU. Недостаток известного преобразователя состоит в относительно низком быстродействии, связанного с необходимостью реализации операций деления. Известен также преобразователь дво ичного кода в двоично-десятичный,содержащий регистр, сумматор-вычитатель блок хранения эквивалентов и каскады из десяти схем сравнения L2}. Недостаток данного преобразователя состоит в большом объеме аппаратуры. Наиболее близким к предлагаемому по технической сугщости и схемному построению является преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа и сумматор-вычитатель ГЗ. Недостаток известного преобразователя состоит в низком быстродействии, связанным с необходимостью большого большого числа тактов, для определения значения каждого десятичного разряда. Цель изобретения - увеличение быстродействия . Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, вход которого соединен с управляющим входом преобразователя, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом блока хранения эквивалентов, второй вход соединен с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого сое динен с выходом сумматора-вычитателя дополнительно введен блок памяти,информационный вход которого соединен с выходом регистра цифры, управляю.щие входы соединены с выходами схемы сравнения, второй вход которой соеди нен с выходом блока хранения эквивалентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входом изменения номера разряда блока управления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока управления соединены соответственно с входом регистра номера тетрады и вторым входом регистра цифры. Кроме того, блок управления содер жит счетчик, элемент И-ИЛИ-НЕ, первый, второй, третий, четвертый, пятый и шестой элементы.И, три элемента ИЛИ, элемент И-НЕ,, выход которого соединен со входом счетчика, выходы которого являются первым выходом блока управления и соединены со входами элемента И-И,ПИ-НЕ, выход которого соединен с первыми входами второго и шестого элементов И, вход изменения номера разряда блока управ ления соединен с первыми входами эле мента И-НЕ и первого и пятого элемен тон И, управляющий вход блока управления соединен со вторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входами третьего и четвертого элемен тов И, вторые входы которых соединены с входом логической единицы, входы i -го элемента ИЛИ (1тЗ)соединены соответственно с выходами (2i-l)-ro и 2i-ro элементов И, а выходы всех элементов являются вторым выходом блока управления. На фиг,1 представлена блок-схема предлагаемого преобразователя; на фиг.2 - схема блока управления. Преобразователь содержит блок 1 управления; вход которого соединен с управляющим входом 2 преобразовате ля, переключатель 3 .эквивалентов сое тоящий из регистра 4 номера тетрады и регистра 5 цифры, блок 6 хранения эквивалентов, сумматор-вычитатель 7 регистр 8 преобразуемого числа, схе3. ма 9 сравнения, блок 10 памяти,входы 11-12 схемы 9 сравнения, выходы 13-15 схемы 9 сравнения,информационный вход 16 блока Ю памяти, выходы 17-18 блока 10 памяти, вход 19 двоичного преобразуемого числа регистра 8. Елок управления 1 состоит (фиг.2) из счетчика 20, формирователя 21 кодов, элемента И-НЕ 22, элемента И-ИЛИ-НЕ 23. Выходы-24 счетчика 20 являются первым выходом блока управления, а выходы 25 формирователя кодов-вторым выходом блока управления. Через вход 26 на формирователь кодов подается сигнал логической единицы. Формирователь 21 кодов содержит шесть элементов И 27-32 и три элемента ИЛИ 33-35. В блоке 6 хранения эквивалентов записаны двоичные эквиваленты десятичных чисел вида а- , где а значение десятичной цифры (1т9) , К порядок десятичной цифры. Выбор двоичного эквивалента производится по адресу, задаваемому кодом на регистрах 4 и 5, выходы которых подключены к адресным цепям блока 6 хранения эквивалентов, Разрядность регистра 4 определяется количеством десятичных разрядов переводного числа (количеством тетрад .Регистр 5 состоит из четырех двоичных разрядов. В зависимости от соотношення кодов,на выходах 13-15 схемы 9 сравнения появляется код сравнения. Если сигналнеравенства появляется на выходе 13 код (1OOJ , при на выходе 14 (код 010) , а при равенстве кодов А-В сигнал появляется на выходе 15 (код 001). Блок 10 Представляет собой программируемый блок памяти, на адресные цепи которого поступает результат сравнения (выходы 13-15) и состояние регистра 5 (вход 16J , а в ячейках по этим адресам хранятся двоичные коды анализируемых десятичных цифр и результатов преобразования согласно таблице. При отсутствии сигнала на выходе 17 код на выходе 18 через регистр 5 определяет адрес двоичного эквивалента, который выбирается из блока 6 хранения эквивалентов для следующего шага анализа. Наличие сигнала на выходе 17 соответствует окончанию преобразования и на выходе 18 формируется код двоично-десятичной тетрады. Преобразование осуществляется последовательным нахождением тетрат дБокчно-десятичного кода, начиная со старшей тетрады, путем сравнения по абсолютному значению преобразуемого числа с заданным двоичным эквивалентом а- . С целью миними88389 ) 10 3« зации числа шагов сравнения преобразуемого двоичного кода с задаваемыми двоичными эквивалентами, преобразование каждой тетрады начинается с выбора двоичного эквивалента равного 5-10 , Последовательность выбора двоичных эквивалентов схематически представлена в виде; Начало преобразования

Предлагаемый преобразователь работает следующим образом. Преобразуемое двоичное число по входу 19 поступает на регистр 8. Управляющий импульс, поступающий по входу 2, запускает блок 1 управления который вырабатывает последовательность команд и посылает их на переключатель 3 эквивалентов. С первого выхода блока управления в регистр 4 заносится код выбора двоичного эквивалента старшей, тетрады, а в регистр 5 со второго выхода блока 1 заносится код (010 и. (соответствующий цифре пять. По установленному коду адреса из блока 6 хранения эквивалентов выбирается код двоичного эквивалента Схема сравнения производит сравнение преобразуемого числа,поступившего с выхода регистра 8 с кодом двоичного эквивалента. Код результата сравнения по трем выходам 13-15 пост пает соответственно на первый, второ и третий входы блока 10,на четвертый вход которого поступает код цифры двоичного эквивалента (.0101}. Программирования блока 10 показан в таблице. По сформированному таким образом адресу выбирается код из блока 10. При этом возможные случаи: а) преобразуемое двоичное число равно по абсолютной величине двоично эквиваленту. На выходах 13-15 устана ливается код (001) (строка 3 таблицы по которому вырабатывается сигнал окончания преобразования на выходе 17 и формируется код тетрады на выходе 18. Сумматор-вычитатель произво дит вычитание двоичного эквивалента, при котором регистр 8 обнуляется. а блок 1 управления вьфзбатывает ко-манды для перехода на следующую тетраду (в следующие тетрады записань нули) . 6J преобразуемое двоичное число больше или меньше двоичного эквивалента. При этом код на выходе схемы сравнения соответственно (100 или (010) , по которому формируется адрес для выбора цифры последующего эквидая лента. Признаком окончания формирования тетрады служит появление сигнала на выходе 17 блока 10. Пример . Преобразование двоичного числа, соответствующего (50001/ в двоично-десятичный код. В первом такте преобразуемое число сравнивается с двоичным эквивалентом 510 равным (50000J. На выходе схемы 9 сравнения устанавливается код 100 (строка 1 таблицы} по которому, совместно с кодом цифры на входе 16, формируется на выходе 18 блока 10 код цифры для дальнейшего анализа (в данном примере он соответствует семи}, который поступает на второй вход регистра 5. На выходе 17 .сигнал отсутствует. Код с выхода 18 заносится в регистр 5. Во втором такте производится сравнение преобразуемого числа (50001} с другим двоичным эквивалентом (70000J. На выходе схемы сравнения устанавливается код (010)(строка 5 таблицы}, по которому на выходе 18 сформируется код цифры шесть и заносится в регистр 5. На выходе 17 сигнал отсутствует. В третьем такте производится сравнение преобразуемого числа с двоич(ным эквивалентом, соответствующим

числу (60000. Так как и в этом случае , на выходе . сравнения устанавливается код (010) (строка II таблицы). Так как преобразуемое двоичное число 50000 А 60000 на выходе 8 формируется цифра пять (код 0101) и появляемся сигнал на выходе 17, по которому производится запись кода цифры в двоично-десятичную тетраду, что соответствует выработке команды готовности тетрады. Одновременно код цифры поступает через регистр 5 на .блок хранения эквивалентов для выборки двоичного эквивалента, соответствующего (50000), а сигнал с выхода 17 поступает на управляющий вход сумматора-вычитателя 7 и второй вход блока 1 управления, В сумматоре-вычитателе 7 производится вычитание найденного двоичного эквивалента из преобразуемого числа и полученный остаток записывается в регистр 8.Из блоков управления в регистр.4 заносится код адреса для задания эквивалентов следующей тетрады, а в регистр 5 - начальный код равный пяти. По установленным кодам адреса выбираетс код двоичного эквивалента равный 540 . Порядок определения цифры второй и последующих тетрад не отличается от описанного. После отыскания цифры младшей тетрады преобразование оканчивается.

Блок 1 управления работает следующим образом.

В исходном состоянии . счетчик 20 установлен в О. По первому сигналу на входе 2 нулевой код в счетчике 20 сохраняется, что соответствует задагшю адреса порядка двоичных эквивалентов старшей тетрады, а с выхода формирователя 21 выдается код UOlJi на регистр 5 цифры. Появление единичного сигнала на выходе 17 соО О О

15

25

3 5

ответствует окончанию преобразования , тетрады. При этом разрешается прохождение сигнала с входа 2 через элемент И-НЕ 22 на счетчик и по второму сигналу в него заносится единица, что соответствует заданию адреса порядка двоичных эквивалентов для следующей тетрады.. Одновременно единичный сигнал на выходе 17 поступает на входы формирователя 21 и на его выходах 25 появляется код (lOl)Q, который заносится в регистр 5 цифры.

Максимальное время преобразования состоит из четырех тактов сравнения (Т QP) и одного такта сложения (Т),

Тмйкс

T(д.

Минимальное время преобразования определяется одним тактом сравнения 20 и одним тактом сложения.

-- Т

+ т,

- ср - ел Средне е время преобразования вышает

ТСРВА

+ т

Замена операций сложения (вычитания) более быстродействующей операцией сравнения, исключение операций сдвига и анализа знаковых разрядов, минимизации шагов сравнения позволяет существенно повысить быстродействие преобразователя кодов.

Использование предлагаемого преобразователя в вычислительных машинах позволит сократить время выполнения данной операции не менее, чем на 50%. Кроме того, основные элементы преобразователя, такие как блок хранения эквивалентов и блок преобразователя кодов могут быть выполнены в интегральном исполнении, что значительно уменьшит аппаратурные затраты.

01 о 0-1110 о 00 1 011000 00 о11010I

883893

10 Продолжение таблицы Формула изобретения 1.Преобразователь двоичного кода в двоично-десятичный, содержащий бло управления, вход которого соединен с управлякицим входом преобразователя регистр ифры, регистр номера тетрады, блок хранения эквивалентов,схе.ма сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом бло ка хранения эквивалентов, второй вход соединен . с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого со динен с выходом сумматора-вычитателя отличающийся тем, что,с целью увеличения быстродействия,в него введен блок памяти,информационный вход которого соединен с выходом регистра цифры, управляющие входы соединены с выходами схемы сравнения, второй вход который соединен с выходом блока хранения эквивалентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входо изменения номера разряда блока управления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока, управления соединены соответственно с входом регистра номера тетрады и вторым входом регистра цифры. 2.Преобразователь по п.1,о т личающийся тем, что, в нем 312 блок управления содержит счетчик, элемент И-ИЛИ-НЕ, первьм, второй, третий, четвертый, пятый и шестой элементы И, три элемента ИЛИ, элемент И-НЕ, выход которого соединен со входом счетчика, выходы которого являются первым выходом блока управления и соединены со входами элемента И-ИЛИ-НЕ, выход которого соединен с первыми входами второго и шестого элементов И, вход изменения номера разряда блока управления соединен с первымивходами элемента И-НЕ, первого и пятого элементов И, управляющий вход блока управления соединен со вторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входами третьего и чв.твертого элементов И, вторые вхо ды которых соединены с входом логической единицы преобразователя, входы 1 -го элемента ИЛИ i 13j соединены соответственно с выходами (2|-1)-го и элементов И, а выходы всех элементов ИЛИ являются вторым выходом блока управления. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 577524, кл. ( 06 F 5/02, 09.01.75. 2.Авторское свидетельство СССР по заявке № 2837100/18-24, кл. G 06 F 5/02, 04.09.79. 3.Авторское свидетельство СССР по заявке № 2529950/18-24, кл. G 06 F 5/02, 15.10.77 (прототип).