Устройство для контроля блоков оперативной памяти Советский патент 1981 года по МПК G11C29/00 

I

Изобретение относится к запоминающим устройствам и может быть использовано для контроля интегральных полупроводниковых оперативных запоминающих устройств.

Известно устройство для контроля блоков памяти, содержащее элементы ИЛИ, регистры, блоки сверток по модулю два, схему сравнения, блок управления 1.

Недостатком устрсйства являются большие аппаратурные затраты.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля блоков оперативной памяти, содержащее накопители, формирователь адресных сигналов, Схему сравнения, блок управления 2.

В известном устройстве несимметричность информационного кода обеспечивает обнаружение только константных ошибок дешифратора адреса блока памяти при считьшанни и проверке информации, например, наличие постоянного уровня куля или единицы на адресных цшнах, и не позволяет обнаружить данамические неисправности, связанные с увеличением времени задержки включения деишфраторов

аДреса, так как строки и столбцы матрицы памяти, имеющие одинаковое дополнение до четности содержат одинаковую информацию, что снижает надежность устройства. Также устройство характеризуется большими аппаратурными затратами.

Цель изобретения - упрощение и повышение надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной

10 памяти, содержащее микропрограммный блок управления, первый выход которого подключен ко входу адресного блока, второй выход - к первому входу блока хранения контрольных данных, выход которого соединен с

15 первым входом схемы сравнения и является первым выходом устройства, вход которого подключен ко входу блока хранения считанных данных,, выход которого соединен со вторым , входом схемы сравнения, выход которого под20ключен ко входу микропрограммного блока. управления, введены преобразователь кодов, счетчик, коммутатор и сумматор по модулю лва, причем третий вйход микропрограммного 3 блока управления соединен со входом счетчика, выход которого под1ключен к первому входу коммутатора, выход адресного блока соединен со входом преобразователя кодов и вторым входом KOMMjaaTopa и является вторым выходом устройства, выходы преобразователя кодов и -коммутатора подключены к входам сумматора по модулю два, выход которого соединен со вторым входом блока хра нения контрольных да1шых. При этом целесообразно преобразователь кодов выполнить в виде блока, содер1жащего элементы И, входы которых являются входами преобразователя кодов, а выходы подключены ко входам сумматора по модулю два, выход которого является выходом преобразователя кодов. На фиг. 1 приведена структурная схема устройства для контроля блоков оперативной памяти; на фиг. 2 - структурная схема преобразователя кодов. Устройство содержит микропрограммный блок 1 управления, первый выход которого подключен ко входу адресного блока 2, а второй выход - к первому входу блока 3 хранения контрольных данных, выход которого подключен к первому входу схемы 4 срай нения и является первым выходом устройства К первому и второму выходам и входу устройства подключаются соответственно входы и выходы контролируемого блока 5 пакйии. Устройство также содержит блЪк 6 хранения считанных данных преобразователь 7 кодов, счетчик 8, коммутатор 9 и сумматор. 10 по модулю два. Третий выход блока 1 Ьоеди нен со входом счетчика 8, выход которого подключен к первому входу коммутатора 9. Выход блока 2 соединен со входом преобразователя 7 и вторым входом коммутатора 9 и является вторым выходом устройства. Выходы преобразователя 7 и коммутатора 9 подключены ко входам сумматора 10, вщод которого соединен со вторым входом блока 3

Преобразователь кодов 7, представляющий. собой формирователь элементов матрицы Адамара, составленной из элементов +1 и -1, содержит (фиг. 1) элементы И 11, входы которых являются входами преобразователя 7, а выходы подключены ко входам сумматора 12 по модулю два, выход которого является выходом преобразователя 7. На первые входы элементов И 11 с выходов блока 2 поступают коды адреса xi, xj, ,.., х , которые используются дня выбора строк микросхем памяти Проверяемого; блока памяти, на вторые входь элементов И с выходов блока 2 поступают коды адреса Vi, Уа, ..., У, которые используются для выбора столбцов микросхем памяти.

Во время второго этгща проверки содержимое счетчика 8 увеличивается на единицу и через коммутатор 9 на вход сумматора 10 по модулю два постулаег код второго разря да адреса а.

Операции записи, считывания и сравнения повторяются, при этом в проверяемый блок записывают код, полученный путем преобразования кода адреса в код матрицы Адамара и сложенный по модулю два со вторым разрядом кода адреса aj..

Во время первого этапа проверки информация в микросхемах памяти п{ринимает следующее значение: Н, Н, Н, Н, во время второго этапа проверки получают следующее знаНа выходе сумматора 12 формируется код матрицы Адамара, элементы которой образуются путем преобразования кода адреса при- помощи уравнения h X у ( х:у|) mod 2. Логические функции столбцов матрицы Адамара имеют вид: fl О, fj Xt, fj Хг, f4 Xi +X2,f5 Хз fe Xi + Хз, ..., f - X, + X2 + Таким образом, коды столбцов матрицы Адамара образуют как результат проверки ча четность разрядов йода адреса строк, при этом перебираются проверки всех разрядов кода адреса строк во ьсех сочетаниях. Устройство работает следующим образом. При использовании устройстаа дня контроля полупроводникового блока памяти емкостью 16 кбит, собранного из четырех микросхем памяти емкостью 4 кбит, для выбора конкретной микросхемы памяти используют, разряды кода адреса aj и aj. Контроль осуществляют в даа этапа. Вначале в проверяемый блок 5 записьтают код. Полученный путем йреобра- зования младших разрядов кода адреса в код матрицы Адамара, сложенный по модулю два с первым старшим разрядом кода адреса ai. По программе блока 1 блок 2 формирует код адреса, который поступает на вход блока 5, на второй вход коммутатора 9 и вход преобразователя 7. При помощи С)п«м1атора 10 по модулю два осуществляется сложение 1КО« да матрицы Адамара и первого старшего разряда кода адреса aj, полученная сумма заноштся в блок хранения контрольных дгшных 3 по команде- блока 1. Контрольные данные записьшают в прове- ряемый блок 5. В циклах считывания информации с блока 5 запоминается блоком хранения считанных данных 6. Сравнение свдтаяньа и контрольных данных осуществляется схемой 4 сравне1шя. Результаты сравнения поступают на вход блока 1. аение распределение информации в микросхемах памяти: Н, Н, Н, Н. Таким образом получают все возможные сочетания, когда информация данной микросхемы пам51тн отличается от информации в других микросхемах памяти. Данная тестовая последовательность позволяет обнаружить неис правности не только микросхем памяти, но. и даилфраторов выбора микросхем памяти. Технике-экономический эффект от внедре ния предлагаемого устройства достигается за счет сокргццения времени контроля и уменьшення емкосга памяти микропрограммного бяока команд. Формула изобретения 1. Устройство для контроля блоков оперативной ПШЯ1И, -содержащее микропрограмм а 1й блок управления, первый выход которого-подключен ко входу адресного блока, второй выход - к первому входу блока хра iffitom контролыо 1х данных, выход которого соединен с первым входом схемы сравнения к является первым выходом устройства, вход которого подключен ко входу блока хранени c4HtaHHbix данных, выход которого соединен со вторым входом схемы сравнения, выход которой подключен ко входу микропрограм4много блока управления, отличающе-. е с я тем, что, с целью упрощения и повышения надежности устройства, оно содержит преобразователь кодов, счетчик, коммутатор и сумматор по модулю два, причем третий выход микропрограммного блока управления соедшкн со входом -счетчика, выход которого подключен к первому входу коммутатора, выход адресного блока соединён со входом преобразователя кодов и вторьш входом коммутатора и является вторым выходом устройства, 1«ыхода 1 преобразователя кодов и коммутатора подключены ко входам сумматора по модулю два, выход которого соединен со вторым входом блока хранения контрольных данных. 2. Устройство по п. 1, отличающее с я тем, что .преобразователь кодов содержгт элементы И, входы которых являюкя входами преобразователя кодов, а выходы подключены ко входам сумматора по модулю даа, выход которого является выходом преобразователя кодов. Источники информации, п{ шятые во внимание при экспертизе 1.Патент СМА N 4012033, кл. 340-146.1, опублик. 1977. 2. Известия вузов. Радиоэлектроника , 1977. N« 1, с. 41-44 (прототип).

f f

(Pui.f

(риг, 2.