Устройство для сравнения двух чисел Советский патент 1982 года по МПК G06F7/04 

I .

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых вычислительных yctpoйcтaax.

Известно устройство для определения максимального числа из группы чисел, содержащее п поразрядных узлов сравнения сравниваемых чисел, выходные шины, каждый из поразрядных узлов сравнения состоит из элед ентов И, ИЛИ и элемента НЕ, входы и выходы узлов, информационные входы узлов, информационный выход узла f1 J

Однако в таком устройстве при увеличении разрядности входных чисел требуется увеличение количества поразрядных узлов сравнения.

На.иболее близкое к предлагаемому устройство для сравнения двух чисел, содержащее два счетчика, соединенных между собой вентилями перезаписи, четыре элемента И, один из которых включен на два выхода первого счетчи- ка, элемент ИЛИ, триггер, один из

ВХОДОВ которого соединен с выходом второго элемента И, входы которого соединены с выходами триггеров первого счетчика, а выход триггера соединён с входами третьего и четвертого элементов И, другие входы котррых связаны с шиной опроса, а в качестве выходных шин использованы выходы третьего и четвертого элементов И 2J.

to

Недостатком известного устройства является сложность.

Цель изобретения - упрощение устройства. .

Поставленная цель достигается

15 тем, что в устройстве для сравнения двух чисел, содержащем первый и второй регистры, триггер, элемент запрета, элементы И, ИЛИ, элементы задержки, сумматоры, причем вход за20пуска устройства соединен с в;;одом установки в единичное состояние триггера, прямой и инверсный выходы которого подключены к первым входам

- , 391

ервого и второго элементов И соответственно, вторые входы которых соединены со входом тактовых сигнаов устройства, а и выходы - с входами первого элемента ИЛИ, выход которого подключен к входам синхронизации первого и второго регистров, прямой выход первого регистра соединен с первыми входами третьего-и четвертого элементов И, инверсный выход первого регистра подключен к ервым входам пятого и шестого Элеентов И, прямой выход триггера соеинен с вторыми входами четвертого пятого элементов И, инверсный выод триггера подключен к вторым вхоам третьего и шестого элементов И, выходы третьего и пятого элементов И соединены с входами второго элемента ИЛИ, выход которого подключен к первому входу первого сумматора,выход суммы которого соединен с входом управления первого регистра и элемента запрета, выход которого подключен к входу установки в нулевое состояние триггера и к первому входу третьего элемента ИЛИ, выход которого соединен с входом переносов первого сумматора, выход переносов которого через первый элемент задержки подключен к второму входу третьего элемента ИЛИ, выходы четвертого и шестого элементов И соединены с входами четвертого элемента ИЛИ, выход которого подключен к первому входу второго сумматора, выход суммы которого соединен с входом управления второго регистра, выход которого подключен к вторым входам первого и второго сумматоров, .выход переносов которого через второй элемент задержки соединен с входом переносов второго сумматора, вход управления устройства подключен к инф6|й ационному входу .элемента запрета, вход запуска устройства соединен со входом установки в единичное состояние триггера и с третьим входом третьего элемента ИЛИ.

На чертеже изображена функциональная схема устройства для сравнения двух чисел. .

Устройство содержит регист 5 1, элементы ИЛИ 2 и 3, сумматор k, элемент 5 запрета, вход 6 управления, триггер 7, элементы ИЛИ 8 и 9, вход 10 запуска устройства, элемент 11 задержки, вход 12 тактовых сигналов.

5084

регистр 13, сумматор I, элемент 15 задержки элементы И 16-21.

Устройство работает следующим образом.

5 Определение максимального числа из двух положительных п-разрядных чисел осуществляется за два цикла Каждый цикл выполняется за fn+П тактов. Длительность такта Т. равна пеo риоду следования импульсов фазового питания сдвиговых регистров. Время действия такта Tj соответствует временному интервалу i-ro разряда чисел при последовательном представлении

S информации. Считаем, что числа уже записаны в регистрах 1 и 13. Сдвиг чисел в регистрах 1 и 13 осуществляется младшими разрядами вперед. Так, во время действия такта Tf (при

0 сигнале Пуск) происходит выдача первых разрядов чисел из регистров 1 и 13 на сумматоры и 14 через соответствующие цели коммутации. Во время действия такта T-i происходит

5 выдача i-ых разрядов чисел.

В6 время работы устройства производится как суммирование, так и вычитание чисел. Вычитаниечисел производится в дополнительных кодах.

0 Если в (ri-fi)-OM разряде (в нашем примере в четвертом разряде) единица (а), то это значит, что разность положительная и результат получен в прямом коде. Если в (п+1)-ом разряде

5 нуль (б), то это значит,что разность отрицательная и требуется преобразование дополнительного кодарезультата в прямой код.

40 Таким образом, -значение (п+1)-ого разряда несет информацию о том, является ли разница положительной или отрицательной. Значение сигнала,соответствующего (п+1)-ому разряду разности, является управляющим для цепей коммутации.

Формирование дополнительного кода осуществляется преобразованием прямого кода в обратный и прибавлением

„ единицы в младший разряд в цепи переноса одноразрядного сумматора. I

Аппаратурные затраты предлагаемого устройства уменьшены примерно в два раза (что показывает соответствующий расчет). Кроме того в нем при выделении большего числа не .теряется меньшее и указывается их точный адрес.

Формула иэ.обретения

Устройство для сравнения двух чисел, содержащее первый и второй регистры, триггер, элемент запрета, элементы И, ИЛИ, элементы задержки, сумматоры, причем вход запуска устройства соединен с входом установки в единичное состояние триггера, пряной и инверсный выходы которого подключены к первым входам первого и второго элементов И соответственно, вторые входы которых соединены со входом тактовых сигналов устройства, а их выходы - с входами первого элемента ИЛИ, выход которого подключен к входам синхронизации первого и второго регистров, отличающееся тем, что, с целью упрощения устройства, в нем прямой выход первого регистра соединен с первыми входами третьего и четвертого элементов И, инёерсныЙ выход первого регистра подключен к первым входам пятого и шестого элементов И, прямой выход триггера соединен с вторыми входами четвертого и пятого элементов И , инверсный выход триггера подключен к вторым входам третьего и шестого элементов И, выходы третьего и пятого элементов И соединены со входами второго элемента ИЛИ, выход которого подключен к первому входу первого сумматора,Bk115086

ход суммы которого соединен с входом управления первого регистра и элемента запрета, выход которого подключен к входу установки в нулевое 5 состояние триггера и к первому входу третьего элемента ИЛИ, выход которого соединен с входом переносов первого сумматора, выход переносов которого через первый элемент задержки подключен к второму входу третьего элемента ЯЛИ, выходы четвертого и шестого элементов И соединены с входами четвертого элемента ИЛИ, выход которого подключен к первому входу второго сумматора, выход суммы которого соединен с входом управления второго регистра, выход которого подключен к вторым входам первого и второго сумматоров, выход переносов которого

20 через второй элемент задержки сое/;инен с входом переносов второго сумматора, вход управления устройства подключен к информационному входу элемента запрета, вход запуска уст2S ройства соединен со входом установки в единичное состояние триггера и с третьим входом третьего элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

0 1. Авторское свидетельство СССР № , кя. G 06 F 7/0|, 1972.

2. Авторское свидетельство СССР « 3«7925, кл. Н 03 К 19/26, 1969 (прототип) .