Устройство для выравнивания порядков чисел Советский патент 1983 года по МПК G06F7/38 

ментов И. а вторые входы - с выходами соответственно четвертого и третьего элементов запрета, третий вход блока сравнения соединен с третьей тактовой шиной устройства, входами синхронизации первого и второго три1- геров, вторыми входами первого и второго элементов ИЛИ и первыми входами восьмого и девятого элементов ИЛИ, вторые входы которых соединены с четвертой тактовой шиной устройства, а выходы - соответственно с управляющими входами пятого и шестого элементов запрета, вторые входы которых соединены соответственно с выходами пторых разрядов первого и второго регистров мантисс, выходы первых разрядов которых соединены соответственно с первыми входами шестого и седьмого элементов И вторые входы которы соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы - с первыми входами десятого и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами пятого и шестого элементов запрета, а выходы - с входами первого и второго регистров мантисс. . „ Устройство по п. 1, о т л и чающееся тем, что блок сравнения содержит два триггера, шесть элементов запрета, два элемента ИЛИ. элемент И, причем управляющие входы

первого и второго элементов запрета и входы третьего и четвертого элементов запрета соединены с третьим входом блока сравнения, первый вход которого соединен с первым входом первого и управляшцим входом третьего элементов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом пятого элемента запрета и управлякхним входом шестого элемента запрета, вход которого соединен с управляюи1им входом пятого элемента запрета и выходом второго элемента ИЛИ, первый и второй входы, которого соединены соответственно- с выходами второго и четвертого элементов запрета, вход второго и управляю1ций вход четвертого элементов запрета соединены с вторым входом блока сравнения, первый выход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с нулевым выходом первого триггера и единичным выходом второго триггера, нулевой выход которого соединен с вторым выходом блока сравнения, единичные входы первого и второго триггеров соединены с выходом пятого элемента запрета, нулевые входы первого и второго триггеров - с выходом шестого элемента запрета.

1. УСТРОЙСТВО ДЛЯ ВЫРАВНИВАНИЯ ПОРЯДКОВ ЧИСЯЛ, содержащее первый и второй регистры порядков, первь й и второй регистры мантисс, блок сравнения, отличающееся тем, что, с целью сокращения аппаратурных затрат, содержит динамический регистр, два триггера, одноразрядный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подкгж)чены соответственно к входам первого и второго триггеров, нулевые выходы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соединен с шиной конца выравнивания порядков устройства и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой шиной устройства и управляющим входом второго элемента запрета, вход которого соединен с выходом буферного регистра, вход которого соединен с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с выходами второго и третьего элементов И, а вход переноса с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов запрета, выход суммы одноразрядного сумматора соединен с входом динамического регистра, выход которого соединен с. первыми с S входами третьего и четвертого элементов запрета, управляю1цие входы ко(Л торых соединены с второй тактовой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответственно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего элементов И, первыми входасо о со ми пятого и шестого элементов запрета, выходы четвертого и пятого элементов ИЛИ соединены соответственно с первыми входами четвертого и пятого СХ) элементов И, вторые входы которых соединены соответственно с выходами первого и второго регистров порядков, вторыми входами третьего и второго элементов И, входы первого и второго регистров порядков соединены соответственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и пятого эле

Изобретение относится к вычислительной технике и может быть использоидно при построении цифровых вычислительных машин последовательного действия для обработки чисел с плавающей запятой„

Известно устройство для выравнивания порядков, содержащее регистры порядков, сумматор порядков, счетчик, логические элементы, триггеры ij.

Однако принцип работы такого устройства не позволяет в полной мере использовать в нем динамические регистры с большой степенью интеграции, требует больших аппаратурных затрат.

Наиболее близким по технической г,yiHHOcTH к изо ретению является устройство для выравнивания порядков чисел, содержащее два регистра порядков, два регистра мантисс, блок сравнения, счетчик, буферный регистр, причем первый и второй входы блока сравнения соединены соответственно с выходами первого и второго регистров порядков, вход второго регистра порядка соединен с информационным выходом счетчика, информационный вход которого соединен с выходом .буферного регистра, вход которого соединен с первым выходом блока сравнения, второй и третий выходы которого соединены соответственно с управля1С цими входами первого и второго регистров мантисс. Сравнение порядков :чисел осуществляется с помощью блока сравнения и в каждом цикле осуществляется сдвиг на один разряд мантиссы /. Недостатком известного устройства являются значительные аппаратурные затраты. Целью изобретения является сокращение .аппаратурных затрат. Поставленная цель достигается тем что устройство для выравнивания порядков чисел, содержащее первый и вто рой регистры порядков, первый и второй регистры мантисс, блок сравнения содержит динамический регистр, два триггера, одноразрядный сумматор, буферный регистр, семь элементов И, шесть элементов запрета, одиннадцать элементов ИЛИ, причем первый и второй выходы блока сравнения подключены к входам первого и второго.триггеров соответственно, нулевые выходы которых соединенысоответственно с первым входами первого и второго элементов ИЛИ, первым и вторым входами первого элемента И, выход которого соеди нен с шиной конца выравнивания порядков и управляющим входом первого элемента запрета, вход которого соединен с первой тактовой мжной и управляющим входом второго элемента запрета, вход которого соединен с выходом буф ного регистра, вход которого соедине с выходом переноса одноразрядного сумматора, первый и второй входы которого соединены соответственно с вы ходами второго и третьего элементов а вход переноса соединен с выходом третьего элемента ИЛИ, первый и второй входы которого соединены соответ ственно с выходами первого и второго элементов запрета, выход суммы одноразрядного сумматора соединен с входом динамического регистра, выход ко торого соединен с первыми входами третьего и четвертого элементов запрета, управляющие входы которых соединены с второй тактовой шиной устройства и первыми входами четвертого и пятого элементов ИЛИ, вторые .входы которых соединены соответственно с единичными выходами первого и второго триггеров, вторыми входами третьего и четвертого элементов запрета, первыми входами второго и третьего .элементов И, первыми входами пятого и шестого элементов запрета, выходы четвертого и пятого элементов ИЛИ со единены соотв,етств,енно с первыми вхо дами четвертого и пятого элементов И 1 98 вторые входы которых соединены соответственно с выходами первого и второго регистров порядков, вторыми входами третьего и второго элементов И, входы первого и второго регистров порядков соединены соответственно с первым и вторым входами блока сравнения, с выходами шестого и седьмого элементов ИЛИ, первые входы которых соединены соответственно с выходами четвертого и пятого элементов И, а вторые входы - с выходами соответствено четвертого и третьего элементов запрета, третий вход блока сравнения соединен с третьей тактовой шиной устройства, входами синхрониза1: йипервого и второго триггеров, вторь1Ми входами первого и второго элементовИЛИ и первыми входами восьмого и девятого элементов ИЛИ, вторые входы которых соединены с четвертой тактовой шиной устройства, а выходы соединены соотгзетственно с управляющими входами пятого и шестого элементов запрета, вторые входы которых соединены соответственно с выходами вторых разрядов первого и второго регистров мантисс, выходы первых разрядов которых соединены соответственно с первыми входами шестого и седьмого элемент тов И, вторые входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, а выходы соединены соответственно с первыми входами десятого и одиннадцатого элементов ИЛИ, вторые входы которых соединены соответственно с выходами пятого и шестого элементов залрета, а выходы соединены соответственно с входами первого и второго регистров мантисе. Кроме того, блок сравнения содержит два триггера, шесть элементов запрета, два элемента ИЛИ, .элемент И, причем управляющие входы первого и второго элементов запрета и входы третьего и четвертого элементов-запрета соединены с третьим входом блока сравнения, первый вход которого соединен с первым входом первого и управляющим входом третьего элемен- тов запрета, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с входом пятого элемента запрета и управляющим входом шестого элемента запрета, вход которого соединен с управляющим входом пятого элеме -1та запрета и выходом второго элемента ИЛИ, первый и второй входы которого сбединены соответственно с выходами второго и четвертого элементов запрета, вход второго и управлящий вход четве()того элементов запрета соединены с вторым входом блока сравнения, первый выход которого соединен с выходом эл мента И, первый и второй входы которого соединены соответственно с нулевым.выходом первого триггера и единичным выходом второго триггера,, нулевой выход которого соединен с вторым выходом блока сравнения, единичные входы первого и второго триггеров соединены с выходом пятого элемента запрета, нулевые входы первого и второго триггеров соединены с выходом шестого элемента запрета. На фиг. 1 изображена функциональная схема устройства; на фиг. 2 - построение блока сравнения. Устройство содержит (УМ-разрядные регистры 1 и 7. порядков (один ;знаковый разряд и уп-1 разрядов порядка , (м-разрядные) регистры мантиссы 3 и А (один знаковый разряд и разрядов мантиссы , причем И7/И1 , блок срав нения 5, первый и второй выходы которого подключены к D-входам триггеров 6 и 7 соответственно, одноразрядный сумматор 8, выход суммы которого соединен с входом дополнительного динамического регистра 9, одноразрядны буферный регистр 10, элемент ИЛИ П, элемент И 12, элементы ИЛИ 13 и U, элементы И 15 и 16, элементы ИЛИ 17 2, тактовые шины .5.8, выход (шину) конца выравнивания порядков 29, элементы И 30-33, элементы запрета 3 39. Влок 5 содержит элементы запрета tO-45, элементы ИЛИ +6 и 1 триггеры 48 и 9, элемент И 50, первый, второй и третий входы , первый и второй выходы 5 и 55. Устройство для выравнивания поряд ков чисел работает следующим образом. Такт Т. - временный интервал пред ставления в машинном цикле 1 -го разряда числа последовательного кода младшими разрядами вперед Машинный цикл устройства составляет И тактов. Таким образом, начало машинного цикла определяется тактом Т, представляю1ДИМ самый младший разряд мантиссы и порядка, конец цикла - тактом т, представляющим знаковый разряд мантиссы и порядка Р.сли величина ii не является кратной числу тактов машинного цикла И , то необходимо синхронизировать работу регистров 1 и 2 и регистров 3 и t с тем, чтобы началу каждого цикла ( в такте ) соответствовало такое расположение информации в динамических регистрах, находящихся в режиме хранения, при котором 1-и разряд числа находится в i-M разряде регистра. Таким образом для регистров 1 и . в машинном цикле устройства можно выделить три временные интервала: цикл представления порядка, занимающий первыегр тактов машинного цикла, цикл синхронизации, занимающий последние tn тактов, интервал, занимаюи(ий промежуток между обоими циклами. В исходном состоянии в регистрах 1 и 2 записаны в прямом коде со знаком первого и второго операндов соответственно, в регистрах 3 и i записаны прямые коды мантисс со знаком первого и второго операндов соответственно. Цепи циркуляции регистров 1 и 2 соответствуют режиму хранения, который обеспечивается подачей единицы на шину 25, и с помощью элементов ИЛИ 17 и 18 замыкаются через элементы ИЛИ 13 и 1 t соответственно. В течение каждого цикла синхронизации записываемые в регистрах 1 и 2 порядки сравниваются с помощью блока сравнения 5 и по заднему фронту такта Ту,, результат сравнения записывается на триггеры 6 и 7. Р.сли порядок в регистре 1 больше, чем порядок в регистре 2, то единица запишется на триггер 6, если меньше единица запишется на триггер 7. При равенстве порядков триггеры будут в нулевом состоянии, на выходной шине 29 единичный сигнал. flo единичному сигналу на прямом выходе триггера 6 в регистре мантиссы 4 осуществляется сдвиг на один разряд вправо и порядок в регистре 2 увеличивается на единицу. Операции сдвига мантиссы на один разряд обеспечиваются коммутацией цепей циркуляции регистра мантиссы через элементы ИЛИ 19 и 23 и элемент ИЛИ 22. При сдвиге вправо знаковый разряд неподвижен. Операция прибавления единицы к порядку осуществляется с помощью .сумматора 8. При этом в цикле представления цепь циркуляции регистpa 2 с помощью опсрытого элемента И 1 6 замыкается через сумматор 8,на вход переноса которого в такте Т поступает единичный сигнал, который получает ся путем инвертирования сигнала равенства с выхода элемента И 1.. Выход суммы сумматора 8 задерживается на Р тактов, где Р Vi - К ш (К 1 ,.,3,...,), с помощью регистра 9. который имеет Р разрядов через элемент ИЛИ 14 соединяется, с. входом регистра порядка .. По единичному сигналу на прямом выходе триггера 7 указанные действия производятся над мантиссой в регистре 3 и порядком в регистре 1. 1 988 Сигнал равенстйа обознвмает конец операции выравнивания порядков, Влок сравнения работает следую1|;им образом. Коды сравниваемых чисел поразрйдно поступают на входы X и У младшими разрядами вперед. И исходном состоянии триггеры 48 и tS находятся в единичном состоянии. Н тактах с первого по()й происходит сравнение разрядов порядков, в такте Tj сравниваются знаки порядков. По сравнению с известным предлагаемое устройство требует меньших аппаратурных затрат вследствие меньшей сложности блока сравнения и отсутствия счетчика.

Ф(4г,г