Устройство для вычисления элементарных функций Советский патент 1982 года по МПК G06F7/544 

(Б) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ

ФУНКЦИЙ

Устройство относится к вычислитеной технике и может найти применение при проектировании электронных клавишных вычислительных машин (ЭКВМ реализующих класс.элементарных функций. Известно устройство для вычисления элементарных функций, содержащее три регистра данных, два суммато ра, блок синхронизации, блок модификатора, блок управления, коммутаторы :И логические элементы И, ИЛИ р Недостаток этого устройства - его сложность. Наиболее близким к предлагаемому по техническому решению является устройство для вычисления элементарных функций, содержащее регистр данных, сумматор, два коммутатора,блок модификатора, блок управления, блок синхронизации, включающий битовый, числовой и цифровой регистры, блок констант. Первый выход регистра данных соединен с первым информационным входом сумматора. Второй информационный вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом блока модификатора.Входы блока модификатора соединены с выходами разрядов регистра данных, первым выходом блока управления и выходами цифрового регистра блока синхронизации. Вход регистра данных соединен с выходом второго коммутатора, первый и второй информационные входы Которого соединены с внешним входом и выходом сумматора соответственно. Управляющий вход второго коммутатора соединен со вторым выходом блока управления. Вход блока констант соединен с первым выходом блока управления, второй его вход с выходами цифрового регистра блока синхронизации, третий выход блока управления соединен с управляющим 3 9 входом сумматора. Первый и второй входы блока управления соединены с выходами битового и числового регистров блока синхронизации соответственно. Устройство содержит также еще два регистра данных, блок модификатора и еще один коммутатор на входах сумматора. Числовой регистр, битовой ре гистр и цифровой регистр в блоке синхронизатора соединены последовательно. Кроме того, устройство содержит, промежуточные триггеры, выходы которых соединены со входами соответствуощих регистров, а входы через Коммутаторы - с выходом сумматора 2}. Недостатком известного устройства является сложность его структуры. Оно содержит, например, такие сложные узлы, как три регистра данны два блока модификатора и два коммутатора на входах сумматора. Кроме того, для хранения результатов суммирования битов информации между сдвигами устройство содержит промежуточные триггеры. Схема самого сум матора (особенно при интегральном ис полнении) также является усложненной вследствие требования высокого быст действия, предъявляемого к нему. Это объясняется тем, что за время сдвига одного бита информации сумматор дол жен успеть обработать информацию,со держащуюся в трех регистрах, т.е. его быстродействие должно в три раза превышать быстродействие регистров. Другим недостатком известного устройства - является низкая точность вычисления элементарных функций, так как процесс псевдоумножения выполняется, начиная со старших разрядов, что приводит к знауительному накоплению ошибок округления. Такая организация процесса псевдоумножения объясняется тем, что стру тура данного устройства позволяет выполнить его лишь параллельно с процессом псевдоделения и начиная с старших разрядов, как это и требует ся для псевдоделения. Цель изобретения - упрощение уст ройства и повышение точности вычисл ния элементарных функций. Поставленная цель достигается те что устройство для вычисления элементарных функций, содержащее блок синхронизации, включающий битовый. 4 числовой и цифровой регистры, а также регистр данных, блок констант, блок модификатора, сумматор, два коммутатора и блок управления, выход последнего разряда регистра данных подключен к первому информационному входу сумматора, второй информационный вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу блока модификатора, информационные входы которого подключены к выходам разрядов регистра данных соответственно, вход первого разряда которого подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу сумматора, второй информационный вход подключен к информационной шине устройства, шины первого .выхода блока управления подключены к шинам первых упр авляющих входов блока модификатора и констант, шина вторых управляющих входов которых подключены к выходным шинам цифрового регистра блока синхронизации, выход блока констант подключен к третьему информационному входу второго коммутатора, управляющий вход которого подключен ко второму выходу блока управления, третий выход которого подключен к управляющему входу сумматора, а первый и второй входы подключены к выходам битового и числового регистров блока синхронизации соответственно,оно также содержит схему сравнения и сдвиговый регистр, причем выход предпоследнего разряда регистра данных подключен ко второму информационному входу первого коммутатора, третий информационный вход которого подключен к.выходу сдвигового регистра, вход .которого подключен к первому информационному входу первого коммутатора, первый,второй, третий и четвертый управляющие входы которрго подключены к четвертому, пятому, шестому и седьмому выходам блока управления соответственно, выход сумматора подключен к первому входу схемы сравнения, второй вход которой подключен ко второму входу блока управления, третий вход которого подключен к выходу схемы сравнения. Кроме того, устройство содержит блок управления, содержащий триггеры, первую группу элементов ИЛИ,вторую группу элементов ИЛИ, элементы И, элементы НЕ, счетчик и регистр, два входа которого подключены к первому и второму входам блока и к первым входам первого и второго элементов И соответственно, вторые входы которых подключены к единичному и нулевому выходам первого триггера соответственно, вход которого подключен к выходу первого элемента ИЛИ первой группы, выход первого элемента И подключен к входу второго триггера, единичный и нулевой выходы которого подключены к первым входам ВТОРОГО элемента ИЛИ первой группы и первого элемента ИЛИ второй группы соответственно, выход второго элемента И подключен к первому входу третьего элемента ИЛИ первой группы, выход которого подключен к входу третьего триггера, нулевой и единичный, выходы которого подключены к пер вым входам второго элемента ИЛИ второй группы и четвертого элемента ИЛИ первой группы соответственно, второй вход которого подключен к выходу третьего элемента И, а выход подклю;чен к входу четвертого триггера,нулевой выход которого подключен к первым входам третьего и четвертого элементов И, вход которого подключен к выходу первого элемента НЕ, вход которого подключен ко второму входу третьего элемента И и к третьему вхо ду блока, единичный выход четвертого триггера подключен к первым входам пятого и шестого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, выход пятого элемента И подключе к первь..м входам третьего и четвертого элементов ИЛИ второй группы, выход шестого элемента И подключен к перво му входу пятого элемента ИЛИ второй группы, выход четвертого элемента И подключен к входу пятого триггера, нулевой выход которого подключен к первым входам седьмого и восьмого элементов И, второй вход которого подключен к выходу второго элемента НЕ, вход которого подключен ко второму входу седьмого элемента И и к первому управляющему выходу счетчика, выход восьмого элемента И подключен ко второму входутретьего эле-55

мента ИЛИ первой группы, выход седьмого элемента И подключен к входу шестого триггера, нулевой выход когруппы, выход восемнадцатого элемента И подключен к входу десятого триггера, единичный выход девятого 196 торого подключен ко второму входу первого элемента ИЛИ второй группы, а единичный выход подключен к первому входу пятого элемента ИЛИ первой группы, выход которого подключен к входу седьмого триггера, нулевой выход которого подключен к первым входам девятого и десятого элементов И, второй вход которого подключен к выходу третьего элемента НЕ, вход которого подключен ко второму входу девятого элемента И и к третьему входу блока, выход десятого элемента И подключен ко второму входу пятого элемента ИЛИ первой группы,выход девятого элемента И подключен к входу восьмого триггера, единичный выход седьмого триггера подключен к первым входам одиннадцатого,двенадцатого,тринадцатого и четырнадцатого элементов И, второй вход одиннадцатого элемента И подключен к первому входу блока, который пс цключен ко вторым входам тринадцатого и четырнадцатого элементов И,второй вход двенадцатого элемента И подключен ко второму входу блока, который подключен к третьим входам тринадцатого и четырнадцатого элементов И, нулевой выход восьмого триггера подключен к первым входам пятнадцатого и шестнадцатого элементов И, второй вход которого подключен к выходу четвертого элемента НЕ, вход которого подключен ко второму входу пятнадцатого элемента И и ко второму управляющему выходу счетчика, информационные выходы которого подключены к шинам первого выхода блока,выход шестнадцатого элемента И подключен третьему входу пятого элемента ИЛИ первой группы, выход пятнадцатого элемента И подключен к первому входу первого элемента ИЛИ первой группы, выход второго элемента ИЛИ первой группы подключен к входу девятого триггера, нулевой выход которого подключен к первым входам семнадцатого и восемнадцатого элементов И, второй вход, которого подключен к выходу пятого элемента НЕ, вход коорого подключен ко второму входу емнадцатого элемента И и к третьеу .входу блока., выход семнадцатого лемента И подключен ко второму входу второго элемента ИЛИ первой триггера подключен к первым входам девятнадцатого, двадцатого, двадцать первого и двадцать второго элементов И, второй вход девятнадцатого элемента И подключен к перво му входу блока, который подкл1йчен ко вторым входам двадцать первого и двадцать второго элементов И, второй вход двадцатого элемента И подключен ко второму входу блока, который подключен к третьим входам двадцать первого и двадцать второго элементов И, нулевой выход десято-го триггера подключен к первым входам двадцать третьего и двадцать четвертого элементов И, второй вход которого подключен к выходу шестого элемента НЕ, вход которого подключен ко второму входу двадцать третьего элемента И, к первому управляющему выходу счетчика, выход двадцать четвертого элемента И подкл.очен к третьему входу ВТОРОГО элемента ИЛИ первой группы, выход двадцать третьего элемента И подключен к первому входу шестого элемента ИЛИ первой группы, выход кото рого подключен к входу одиннадцатого триггера, единичный выход которого подключен к первому входу седьмого элемента ИЛИ первой группы, выход которого подключен к входу двенадца того триггера, нулевой выход которо го подключен к первым входам двадца пятого и двадцать шестого элементов И, второй вход которого подключен к выходу седьмого элемента НЕ, вход к торого подключен ко второму входу двадцать пятого элемента И к третьему входу блока, выход двадцать шее того элемента И подключен ко втором входу седьмого элемента ИЛИ. первой группы, выход двадцать пятогр элемента И подключен к входу тринадцатого триггера, единичный выход двенадцатого триггера подключен к первым входам двадцать седьмого и двад цать восьмого элементов И, вторые входы которых подключены к первому второму входам блока соответственно , нулевой выход тринадцатого триггера подключен к первым входам двадцать девятого и тридцатого элементов ,И, второй вход которого подключен к вы ходу восьмого элемента НЕ, вход ко торого подключен ко второму входу двадцать девятого элемента И и ко второму управляющему выходу счетчик 98 выходы двадцать девятого и тридцатого элементов И подключены ко вторым входам первого и шестого элементов ИЛИ первой группы соответственно, единичные выходы восьмого и тринадцатого триггеров подключены к первому и второму входам шестого элемента ИЛИ второй группы соответственно, выход которого подключен к входу вычитания единицы счетчика, вход прибавления единицы которого подключен к выходу седьмого элемента ИЛИ второй группыj первой и второй входы которого подключены к единичным выходам , пятого и десятого триггеров соответственно, второй вход второго элемента ИЛИ второй группы подключен к нулевому выходу одиннадцатого триггера, выходы первого и второго элементов ИЛИ второй группы подключены ко второму выходу блока, выход девятнадцатого элемента И подключен ко вторым входам третьего и четвертого элементов ИЛИ второй группы, выход одиннадцатого элемента И подключен к третьему входу третьего элемента ИЛИ второй группы, четвертый вход которого подкпочен к выходу двадцать седьмого элемента И, третий вход четвертого элемента ИЛИ второй группы подключен к выходу тринадцатого элемента И, а четвертый вход подключен к выходу четырнадцатого элемента И, второй вход пятого элемента ИЛИ второй группы подключен к выходу шестого элемента И, выход двадцать первого элемента К подключен к первому входу восьмого элемента ИЛИ второй группы, второй вход которого подключен к выходу тринадцатого элемента И, выход двадцать второго элемента И подключен к первому входу девятого элемента ИЛИ . второй группы, второй вход которого подключен к выходу четырнадцатого элемента И, выход двадцать первого элемента И подключен к первому входу десятого элемента ИЛИ второй группы, второй вход которого подключен к выходу двадцать второго элемента И, третий вход подключен к выходу одиннадцатого элемента И, а четвертый вход подключен к выходу двадцать седьмого элемента И, выход двенадцатого элемента И подключен к первойу входу одиннадцатого элемента ИЛИ второй группы, второй выход которого подключен к выходу 99 двадцать восьмого элемента И,выходы первого и второго элементов ИЛИ второй группы подключены ко второму Выходу блока, выходы четвертого и десятого элементов ИЛИ второй группы подключены к третьему выходу блока, выходы пятого и одиннадцатого элементов ИЛИ второй группы подключены к четвертому выходу блока, пятый, шестой и седьмой выходы которого подключены к выходам девятого, восьмого и третьего элементов ИЛИ второй группы,i Кроме того, устройство содержит блок модификатора в состав которого входят элементы И и ИЛИ, причем первый вход первого элемента И подключен к первой шине первого входа управления блока, вторая шина которого подключена к .первым входам второго и третьего элементов И, третья шина к первому входу четвертого элемента И, вторая шина - к первым входам пятого и шестого элементов И, третья шина - к первому входу седьмого элемента И, четвертая шина - ко вторым входам второго и четвертого элементов И, пятая шина - ко вtopым входам третьего и седьмого элементов И,шестая шина - ко второму входу пятого элемента И, седьмая шина - подключена ко втооому входу шестого элемента И, третий «ход второго элемента И подключен к первой шине второго входа управления блока, вторая шина которого подключена к третьим входам третьего и четвертого элементов И, третья шина - к третьему входу пятог элемента И, четвертая шина - к треть им входам шестого и седьмого элементов И, первый разряд информационного входа блока подключен ко второму вхо ду первого элемента И, второй разряд информационного входа блока подключе к четвертому входу второго элемента И; четвертые входы третьего и четвертого элементов И подключены к третьему разряду информационного вхо да блока, четвертый разряд которого подключен к четвертому входу пятого элемента И, пятый разряд подключен к четвертым входам шестого и седьмого элементов И, выходы элементов И подключены ко входам элемента ИЛИ соответственно, выход которого подключен к выходу блока. . . На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока мо10дификатора; на фиг. 3 - схема блока управления. Схема устройства (фиг.1) содержит регистр 1 данных, входную , первый коммутатор 3, сумматор t,второй коммутатор 5, блок 6 модификатора, сдвиговый регистр 7, блок 8 синхронизации, содержащий битовый регистр 9, числовой регистр 10.и цифровой регистр 11, блок 12 констант, -схему 13 сравнения, блок 14 управления с выходами-шинами 15-21 и входами-шинами 22-2k. Блок модификатора 6 предназначен для реализации сдвига числа, хранящегося в регигте 1, на произвольное число разрядов. Блок (фиг.2) содержит п + - элементов И 25 (п - число разрядов регистра (на фиг.1 ). Выходы элементов И 25 соединены со входами элемента ИЛИ 2б, выход которого является выходом блока модификатора. В качестве примера на рисунке представлена схема блока модификатора для 5-и разрядов. Четвертые входы всех элементов И 25 соединены с выходом соответствующих разрядов регистра 1, причем с выходами каждого нечетного разряда, за иск/ючением первого, соединены два элемента И. Первые и вторые входы элементов И 25 соединены с выходными шинами 16 блока управления I. По шине 16 передается управляющий сигнал, обеспечивающий открь1вание одного из элементов И 25 осуществляющего подключение необходимого разряда регистра 1 через элемент ИЛИ 26 к выходу блока модификатора. Это соответствует сдвигу числа на определенное количество разрядов. Третьи входы элементов И 25 соединены с выходами регистра синхронизации 11, что обеспечивает обнуление информации «а выходе элемента МЛИ 2б блока модификатора после прохождения через него старшего разряда числа . Блок управления (фиг.З) содержит триггеры 27, соединенные последовательно через элементы ИЛИ 28. Для формирования выходных сигналов используется элемент 29. Для выполнения условных перехоов и разветлений используются элеенты И 30 и элементы НЕ.31- Счетик 32 служит для выработки сигналов, 119 поступающих на вход блока модификатора 6 (фиг.1) для сдвига информации, содержащейся в регистре 1. Регистр 33 хранит код функции, вычисляемой устройством. По шине 22 (фиг.1) на вход блока управления I поступает сигналсо схемы 13 сравнения. По шинам 23 и 2 поступают сигналы е выходов регистрое 9 и 10 блока синхронизации 8. Выход последнего разряда регистра 1 данных соединен с первым информационным входом сумматора. Второй информационный вход сумматора k соединей с выходдм коммутатора 3, первый информационный вход которого соединен с выходом блока 6 модификатора, соответствующие входы которого соеди нены с выходами разрядов регистра 1 данных, первым выходом блока 1 управления и выходами цифрового регистра 11 блока 8 синхронизации. Вхо регистра 1 данных соединен с выходом второго коммутатора 5 первый и второй информационные входы которого соединены с внешним входом устройства и выходом сумматора j соответственно. Управляющий вход второго коммутатора 5 соединен со вторым , выходом блока 1А управления. Первый вход блока 12 констант соецииен с первым выходом блока 1k управления, второй его вход соединен с выходами цифрового регистра 11 блока 8 синхронизации, третий выход блока уп равления соединен с управляющим входом сумматора . Первый и второй входы блока 1 управления соединены с выходами битового регистра 9 и числового регистра 10 блока 8 синхро нйзации соответственно. Информационные входы схемы 13 сравнения соединены с выхбдом сумматора Ц управляющие его входы - с выходом числового регистра 10 блока 8 синхронизации, а выход - с третьим входом блока It управления. Втррой и третий информационные входы первого коммутатора 3 соединены соответственно с выходом предпоследнего разряда регис ра 1 данных и выходом сдвигового регистра 7, вход которого соединен с выходом блока 6 модификатора, управ.ляющие входы первого коммутатора 3 соединены с четвертым, пятым, шестым и седьмым выходами блока 1 управле ния. Выход блока 12 констант соединен с третьим информационным входом 12 второго коммутатора 5, числовой регистр 10 блока 8 синхронизации включен между битовым 9 и цифровым 11 регистрами блока 8 синхронизации. Устройство работает следующим образом. Информация в регистр 1 заносится по входной шине 2, соединенной с первым информационным входом коммутатора 5. Этот регистр является динамическим .сдвиговым регистром и хранит три операнда. Одноименные разряды операндов располагаются в соседних разрядах- регистра. Для определения положения информации в регистре 1 служит блок 8 синхронизации, который содержит битовый регистр 9, числовой регистр 10 и цифровой регистр 11. Разрядность битового регистра 9 определятся количеством .бит в цифре операнда (для десятичных цифр разрядность битового регистра равна четырем) . Наличие единицы в первом разряде числового регистра 10 соответствует поступлению первого операнда на выход последнего разряда регистра 1 данных, наличие единицы во втором разряде числового регистра 10 соответствует поступлению второго операнда и т.д. Разрядность числового регистра 10 блока 8 синхронизации определяется количеством операндов, хранимых ,в регистре 1 данных (в данжом случае она равна трем). Номера разрядов операндов, поступающих на выход (Последнего разряда регистра 1 данных, определяются состоянием цифрового регистра 11 блока 8 синхронизации. Для обеспечения режима модификации используется блок 6 модификатора, на выходе которого вырабатывается информация, сдвинутая вправо на определенное количество разрядов относительно информации, содержащейся в регистре 1 данных. Величина сдвига определяется сигналом,поступающим с выходм 16 блока управления. Выход блока 6 модификатора используется для.модификации второго операнда сдвинутой информацией того же операнда. Выход сдвигового регистра 7 используется для модификации второго операнда сдвинутой информацией первого операнда. Модификация производится во время нахождения единицы во втором разряде числового регистра 10 блока 8 синхронизации. 13 Вычисление функции происходит следующим образом. Сначала выполняется процесс псев доделения первого операнда (делимого) на второй операнд (делитель) и модификация делителя. Для этого в момент нахождения 1 в первом разряде числового регистра 10 на вход коммутатора 3 поступает сигнал с выхода 17 блока I управления, обеспечивающий поступление информации с выхода регистра 1 данных на вход сумматора k через коммутато 3. Одновременно на выходе 21 блока V управления вырабатывается сигнал Вычитание, поступающий на управляющий вход сумматора Ч. В момент н хождения 1 во втором разряде числового регистра ТО выполняется модификация делителя, при этом на выходе 18 блока управления 14 вырабатывается сигнал, обеспечивающий поступление Информации с выхода блока 6 модификатора через коммутатор 3 на сумматоре k. Одновременно на вых де 21 блока Н управления вырабатывается сигнал Сложение. В момент нахождения 1 в третье разряде числового регистра 10 на выходе 20 блока Ц управления вырабатывается сигнал, обеспечивающий прибавление 1 к младшему разряду третьего операнда (псевдочастотного Процесс вычисления псевдочастного продолжается до тех пор,по ка на выходе блока сравнения, соединенном со входом 22 блока 1Ц управления держится сигнал 1, который означает, что первый операнд (делимое) больше второго операнда (делителя) . Чтобы выработать ука занный сигнал, входы схемы 13 сравнения соединены с выходом сумматора и выходом числового регистра 10 блока 8 синхронизации. После вычисления цифры псевдочаст ного производится сдвиг влево первого и третьего операндов, а затем вычисляется следующая цифра псевдочастного аналогичным образом. Далее выполняется процесс умножения констант вида 10 6и () на полученное псевдочастное (j - номер разряда псевдочастного). Для этого константа из блока 12 констант поступает на вход коммутатора 5 и дале в регистр 1 .данных на место второго операнда. При умножении на младшую цифру псевдочастного на выходе 17 бл 9I ка 1 управления вырабатывается сигнал, обеспечивающий поступление информации с выхода регистра 1 данных через коммутатор .3 на вход сумматора 4. Одновременно на выходе 21 блока }k управления вырабатывается сигнал Сложение. . . В момент нахождения 1 в третьем разряде регистра 10 на выходе 20 блока управления вырабатывается сигнал 1, при этом от младшего разряда третьего операнда отнимается еди- , ница. Процесс продолжается до обнуления младшего разряда псевдочастного - третьего операнда, расположенного в регистре 1 данных. Далее производится сдвиг первого и третьего операндов вправо и умножение на последующие цифры псевдочастного, По окончании процесса псевдоумножения. Ей X содержится в регистре 1 данных на мейте первого операнда. Вычисление функции С происходит аналогично вычислению функции Си X с той разницей. Что сначала производится, аргумента на константы вида 10In (1+105) , а затем псевдоумножение с модификацией множимого. При делении на константы в регистр 1 данных через коммутатор 5 из блока 12 констант заносится очередная константа при вычислении каждой цифры частного. Процесс деления аналогичен описанному выше, только без модификацией делителя. Перед началом псевдоумножения в егистр 1 данных на место второго перанда записывается множимо.е по ходной шине 2, Далее выполняется процесс псевдомножения, подобный приведенному вые процессу умножения, только на аждом шаге выполняется модификация ножимого аналогично описанной выше одификации делителя. По окончании процесса псевдоумноения величина Р содержится в егистре данных на месте первого перанда, При вычислении функции arctg х начала выполняется процесс псевдоеления с модификацией делителя, а атем пс.евдоумножекие на константы ида lo arctfi 10.Перед началом псевдоделения деимое и делитель заносятся по входой шине 2 в регистр 1 данных на 159 место первого и второго операндов соответственно. В момент нахождения 1 в первом разряде числового регистра 10 на вход коммутатора 3 поступает сигнал с выхода 17 блока 1 управления, обеспечивающий поступление инф9рмации из регистра 1 данных на сумматор ; одновременно на выходе 21 блока l4 управления вырабатывается сигнал Вычитание. В момент нахождения 1 во втором разряде регистра 10 выполняется мрдификамия делителя, при этом на выходе 19 блока }Ц управления вырабатывается сигнал, обеспечивающий поступление информации с выхода сдвигового регистра 7 через коммутатор 3 на сумматор k, одновременно на вы ходе 21 блока lit управления вырабатывается сигнал Сложение. В остальном процесс псевдоделения анало гичен описанному выше. После получения -псевдочастного выполняется Псевдоумножение, на константы вида 10 arctg 10 так же, как приведено выше для 8Иу Вычисление функции tgy происходит аналогично вычислению функции arctg х, н в обратном порядке; сначала выполня ется псевдоделение на константы, а затем псевдоумножение с модификацие множимого. Модификация множимого при вычислении tg X отличается от модификаци делителя тем, что одновременно с поступлением информации с выхода сдвигового регистра 7 через коммута тор 3 на сумматор , на выходе 21 блока 1k управления вырабатывается сигнал Вычитание. По окончании псевдоумножения числа, отношение ко торых представляет собой величину tg X, находятся на месте 1-го и 2-г операндов соответственно. Таким образом, предлагаемое устройство имеет более простую структуру, чем известное,поскольку в нем устранены такие сложные узлы, как два регистра данных, коммутатор и блок модификатора, а также промежуточные триггеры. Схема сумматора та же упрощается, поскольку теперь его быстродействие совпадает с быстродействием регистра данных. Организация процесса вычислений элементарных функций в виде двух последовательных этапов - псевдоделение и псевдоумножение - позво16пяет повысить точность результата. Процесс псевдоумножения выполняется, начиная с младших разрядов, что приводит к меньшему накоплению ошибок. округления по сравнению с известным устройством. Кроме того,преимуществом предлагаемого устройства является то,что процессы псевдоделения и псевдоумножения аналогичны обычным процессом деления и умножения. Это позволяет организовать блок управления данного устройства так же, как и блок управления для выполнения операций умножения и деления и без дополнительных аппаратурных затрат. Формула изобретения 1. Устройство для вычисления элементарных функций, содержащее блок синхронизации, включающий битовый, числовой и цифровой регистры, а также регистр данных, блок констант,блок модификатора, сумматор, два коммутатора и блок управления, выход последнего разряда регистра данных подключен к первому информационному входу сумматора, второй информационный вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу блока модификатора, информационные входы которого подключены к выодам разрядов регистра данных соответственно, вход первого разряда которого подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу сумматора, второй информационный вход подключен к информационной шине устройства, шины первого выхода блока управления подключены к шинам первых управляющих входов блоков модификатора и констант, шины вторых управляющих входов которых подключены к выходным шинам цифрового регистра блока синхронизации, выход блока констант подключен к третьему информационному входу второго коммутатора, управляющий вход которого подключен ко второму выходу блока управления, третий выход которого подключен к управляющему входу сумматора, а первый и второй входы подключены к выходам битового и числового регистров блока синхронизации соответственно, от л и. чающееся тем, что, с целью упрощения, устройс ва и повышения точности вычисления элементарных функций, оно содержит схему сравнения и сдвигоемй регистр причем выход предпоследнего разряда регистра данных подключен ко второму информационному входу первого коммутатора, третий информационный вход которого подключен к выходу сдвигового регистра, вход которого подключей к первому информационному входу первого коммутатора, первый, второй, третий ичетвертый управляющиевходы которого подключены к четвертому, пятому, шестому и седьмому выходам блока управления соответственно, выход сумматора подключе ,к первому входу схемы сравнения, вто рой вход которой подключен ко второму входу блока управления, третий вход которого подключен к выходу схемы сравнения. 2. Устройство по П.1, о т л ичающееся тем, 4to, блок управления содержащий триггеры, первую группу элементов ИЛИ, вторую группу элементов ИЛИ, элементы И, элементы НЕ, счетчик и регистр, два входа которого подключены к первому и второму входам блока и к первым входам первого и второго элементов И соотве ственно, вторые входы которых подклю чены к единичному и нулевому выходам первого триггера соответственно, вход которого подключен к выходу пер вого элемента ИЛИ первой группы,выход первого элемента И подключен к входу рторого триггера, единичный и нулевой выходы которого подключены к первым входам второго элемента ИЛИ первой группы и первого элемента ИЛИ второй группы соответственно,выход второго элемента И подключен к первому входу третьего элемента ИЛИ первой группы, выход которого подключен к входу третьего триггера, нулевой и единичный выходы которого подключены к первым входам второго элемента ИЛИ второй группы и четвертого элемента ИЛИ первой группы соответственно, второй вход которого подключен к выходу третьего элемента И, а выход подключен к входу четвертого триггеf a нулевой выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключён к выходу первого элемента НЕ , вход которого подключен ко второму входу третьего элемента И и к третьему входу блока, единичный выход четвертого триггера подключен к первым входам пятого и шестого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, выход пятого элемента И подключен к первым входам третьего и четвертого элементов ИЛИ второй группы, выход шестого элемента И подключен к. первому входу пятого элемента ИЛИ второй группы, выход четвертого элемента И подключен к входу пятого триггера, нулевой выход которого подключен к первым входам седьмого и восьмого элементов И, второй вход которого подк/точен к выходу второго элемента НЕ, вход которого подключен ко второму входу седьмого элемента И и к первому управляющему выходу счетчика , выход восьмого элемента И подключен ко второму входу третьего элемента ИЛИ первой группы, выход седьмого элемента И подключен к входу шестого триггера, нулевой выход которого подключен ко второму входу первого элемента ИЛИ второй группы,а единичный выход подключен к первому входу пятого элемента ИЛИ первой группы, выход которого подключен к входу седьмого триггера, нулевой выход которого подключен к .первым входам девятого и десятого элементов И, второй вход которого подключен к выходу третьего элемента НЕ, вход которого подключен ко второму Входу девятого элемента И и к третьему входу блока, выход десятого элемента И подключен ко второму входу пятого элемента ИЛИ первой группы, выход девятого элемента И подключен к входу восьмого триггера, единичный выход седьмого триггера подключен к первым входам одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И, второй вход одиннадцатого элеента И подключен к первому входу лока, который подключен ко вторым ходам тринадцатого и четырнадцатого лементов. И, второй вход двенадцатого лемента И подключен ко второму входу лока, который подключен к третьим ходам тринадцатого и четырнадцатого лементов И, нулевой выход восьмого риггера подключен к первым входам ятнадцатого и шестнадцатого элеентов И второй вход которого подIS 91 ключей к выходу четвертого элемента НЕ, вход которого подключен ко второму входу пятнадцатого элемента И и ко второму управляющему выходу счетчика, информационные выходы которого подключены к шинам первого выхода блока, выход шестнадцатого элемента И подключен к третьему входу пятого элемента ИЛИ первой группы,выход пятнадцатого элемента И подключен к первому входу первого элемента ИЛИ первой группы, выход второго элемента ИЛИ первой группы подключен к вхо девятого триггера, нулевой выход которого .подключен к первым входам семнадцатого и восемнадцатого элемен тов И, второй вход которого подключе к выходу пятого элемента НЕ, вход ко торого подключен ко второму входу семнадцатого элемента И и к третьему входу блока, выход семнадцатого элемента И подключен ко второму входу второго элемен а ИЛИ первой группы, выход восемнадцатого элемента И подключен к входу десятого триггера, единичный выход девятого триггера подключен к первым входам девятнадцатого, двадцатого, двадцать первого и двадцать второго элементов И,второй вход девятнадцатого-элемента И подключен к первому входу блока, который подключен ко вторым входам двадцать первого и двадцать второго элементов И, второй вход двадцатого элемента И подключен ко второ му входу блока, который подключен к третьим входамдвадцать первого и двадцать второго элементов И, кулевой выход десятого триггера подключен к первым входам двадцать трет его и двадцать четвертого элементов И, второй вход которого подключен к выходу шестого элемента НЕ, ,вход которого подключен ко второму входу двадцать третьего элемента И, к первому управляющему выходу счетчи ка, выход двадцать четвертого элемента И подключен к третьему входу второго элемента ИЛИ первой группы, выход двадцать третьего элемента И подключен к первому входу шестого элемента ИЛИ первой группы, выход которого подключен к входу одиннадцатого триггера, единичный выход ко торого подключен к первому входу седьмого элемента ИЛИ первой группы выход которого подключен к входу двенадцатого триггера, нулевой выход 9 которого подключен к первым входам двадцать пятого и двадцать шестого элементов И, второй вход которого подключен к выходу седьмого элемента НЕ, вход которого подключен ко второму входу двадцать пятого элемента И к третьему входу блока,выход двадцать шестого элемента И подключен ко второму входу седьмого элемента ИЛИ первой группы, выход двадцать пятого элемента И подключен к входу тринадцатого триггера,единичный выход двенадцатого триггера подключен к первым входам двадцать седьмого и двадцать восьмого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно, нулевой выход тринадцатого триггера подключен к первым входам двадцать девятого и тридцатого элементов И, второй вход которого подключен к выходу восьмого элемента НЕ, вход которого подключен ко второму входу двадцать девятого элемента И и ко второму управляющему выходу счетчика, выходы двадцать девятого и тридцатого элементов И подключены ко вторым входам первого и шестого элементов ИЛИ первой группы соответственно, единичные выходы восьмого и тринадцатого триггеров подключены к первому и второму входам шестого элемента ИЛИ второй группы соответственно, выход которого подключен к входу вычитания единицы счетчика, вход прибавления единицы которого подключен к выходу седьмого элемента ИЛИ второй группы, первой и второй входы которого подключены к единичным выходам пятого и десятого триггеров соответственно, второй вход второго элемента ИЛИ второй группы подключен к нулевому выходу одиннадцатого триггера, выходы первого и второго элементов ИЛИ второй группы подключены к второму выходу блока, выход девятнадцатого элемента И подключен к вторым входам третьего и четвертого элементов ИЛИ второй группы, выход одиннадцатого элемента И подключен к третьему входу Третьего элемента ИЛИ второй группы, четвертый вход которого, подключен к выходу двадцать седьмого элемента И, третий вход четвертого элемента ИЛИ второй группы подключен к выходу тринадцатого элемента И, а четвертый вход подключен к

219

выходу четырнадцатого элемента И,второй вход пятого элемента ИЛИ второй группы подключен к выходу шестого элемента И, выход двадцать первого элемента И подключен к первому входу восьмого элемента ИЛИ второй группы, второй вход которого подключен к выходу тринадцатого элемента И, выход двадцать второго элемента И подключен к первому входу девятого элемента -ИЛИ второй группы, второй вход которого подключен к выходу четырнадцатого элемента И, выход двадцать первого элемента И подключен к первому входу десятого элемента ИЛИ второй группы, второй вход которого подключен к выходу двадцать второго элемента И, третий вход подключен к выходу одиннадцатого элемента И, а четвертый вход подключен к выходу двадцать седьмого элемента И, выход двенадцатого элемента И подключен к первому входу одиннадцатого элемента ИЛИ второй группы, второй выход которого подключен к выходу двадцать восьмого элемента И, выходы первого и второго элементов ИЛИ второй группы подключены ко второму выходу блока, выходы четвертого и десятого элементов ИЛИ второй группы подключены к третьему выходу блока, выходы пятого и одиннадцатого элементов ИЛИ второй группы подключены к четвертому выходу блока, пятый, шестой и седьмой выходы которого подключены к выходам девятого,.восьмого и третьего элементов ИЛИ второй группы.

3- Устройство по п.1, о т л ичающееся тем, что блок модификатора содержит элементы И и ИЛИ, причем первый вход первого элемента И подключен к первой шине первого входа управления блока, вторая, шина которого подключена к первым

51922

входам второго и третьего элементов И, третья шина - к первому входу четвертого элемента И, вторая шина - к первым входам пятого и шесJ того элементов И, третья шина - к первому входу седьмого элемента И, четвертая ши;1а - ко вторым входам второго и четвертого элементов И, пятая шина - ко вторым входам третьO его и седьмого элементов И, шестая шина - ко второму входу пятого элемента И, седьмая шина - ко второму входу шестого элемента И, третий вход второго элемента И подключен

5 первой шине второго входа управления блока, вторая шина которого подключена к третьим входам третьего и четвертого элементов И, третья шина подключена к третьему входу

Q пятого элемента И, четвертая шина подключена к третьим входам шестого и седьмого элементов И, первый разряд информационного входа блока подключен ко второму входу первого элемента И, второй разряд информационного входа блока подключен к четвертому входу второго элемента И, четвертые входы третьего и четвертого элементов И подключены к треть0 У разряду информационного входа блока, четвертый разряд которого подключен к четвертому, входу пятого элемента И, пятый разряд подключен к четвертым входам шестого и седьмого элементов И, выходы элементов И подключены ко входам элемента ИЛИ соответственно, выход которого подключен к выходу блока.

Источники информации, принятые во внимание при экспертизе

Фг.г