Устройство для приема самосинхронизирующейся дискретной информации Советский патент 1982 года по МПК H04L17/16 H04L7/06 

() УСТРОЙСТВО ДЛЯ ПРИЕМА САМОСИНХРОНИЗИРУЮЩЕЙСЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ

I

Изобретение/относится к технике передачи дискретной информации и может быть применено в системах передачи данных, использующих асинхронный принцип.

По ОСНОВНОМУ авт. св. № 836814 известно устройство для приема самосинхронизирующейся дискретной информации, содержащее последовательно соединенные блок :обработки сигнала, элемент памяти, регистр сдвига, блок коммутации и декодер, а также последовательно соединенные приемник, накопитель и селектор синхросигнала, выход которого подключен к разрешающему входу блока коммутации, при этом объединенные входы приемника и блока обработки сигнала являются входом устройства.

Однако известнЪе устройство обладает .низкой помехоустойчивостью, обусловленной, значительным числом, необнаруживаемых ошибок.

Цель изобретения - повышение помехоустойчивости.

Для достижения указанной цели в устройство введены три.временных селектора, два инвертора, элемент И, дополнительный з лемент памяти, элемент задержки и элемент ИЛИ, выход которого подключен ко входу записи дополнительного, элемента памяти, ко входу стирания которого через элемент задержки подключен выход селектора синхросигнала, а вы-. .ход дополнительного элемента памяти подключен к, запрещающему входу блока koммyтaции, при этом выходы блока обработки сигнала через первый и второй временные селекторы, а также через первый и второй инверторы подключены соответственно к первому и второму входам элемента ИЛИ и первому и второму входам элемента И, выход которого через третий временной селектор подключен к третьему входу элемента ИЛИ. З9 На фиг. 1 приведена структурная электрическая снема устройства; на фиг. 2 временные диаграммы, поясняющие его работу. Устройство для приема самосинхронизирующейся дискретной информаци содержит блок 1 обработки сигнала, приемник 2, накопитель 3, регистр k сдвига, блок 5 коммутации, селектор 6 синхросигнала, элемент 7 памяти, декодер 8. Приемник 2 состоит из блока 9 выделения значащих характеристических моментоввосстановления (ЗХМВ) сигнала и формирователя 10 импульсов заданной длительности, блок 1 обработки сигнала состоит из селектора 11 положительных посылок и селектора 12 отри цательных посылок. Устройство включает также первый, вторсй и третий временные селекторы 13, 1 и 15. элемент ИЛИ 16, элемент И 17, первый и второй инверторы 18 и 19 дополнительный элемент 20 памяти и элемент 21 задержки. Устройство работает следующим об разом. Самосинхронизирующаяся импульсна троичная последовательность (фиг. 2), сформированная на передат чике из двоичной последовательности А по следующему закону: К Х|| К (индекс соответствует порядковому номеру значащего характеристического момента модуляции передаваемого сигнала, ), поступает на входы приемника 2 и блока 1 обработки сигнала (фиг. 2сО. В блоке 9 выделе ния ЗХМВ сигнала приемника 2 происходит выделение фронтов приходящего сигнала, которые подаются на вход формирователя 10 импульсов заданно длительности (фиг. 25). С помощью формирователя 10 импульсов заданно длительности по ЗХМВ формируются и пульсы заданной длительности, кото рые подаются на вход накопителя 3 (фиг. 2 и). При окончании записи ра чей кодовой комбинации в накопите 3 селектор 6 синхросигнала фиксиру ет ее и выдает на вход блока 5 ком мутации сигнал разрешения выдачи информации (фиг, 2i,). записанной в регистре k сдвига. Блок обработки сигнала выделяет 8 принимаемой последовательности положительные и отрицательные посы ки. На входе селектора 11 положительных посылок импульс (фиг. 23) появляется при наличии положительной посылки в самосинхронизирующейся последовательности, а на выходе селектора 12 отрицательных посылок (фиг. 2е) - наличии отрицатель- ной посылки. Сигналы с выходов селекторов 11 и 12 положительных и отрицательных посылок поступает соответственно на S-. и R-входы элемента 7 памяти, выполненного на Я5-три1- гере, где преобразуются в двоичную информационную последовательность. Одновременно сигналы с выходов блока 1 .обработки сигнала поступают на входы первого и второго временных селекторов 13 и 1 и на входы первого и второго инверторов 18 и 19. С выходов первого и второго инверторов 18 и 19 сигналы через элемент И 17 поступают на вход третьего временного селектора 15. Первый, вторсй и третий временные селекторы 13 1 и 15 срабатывают в том случае, если длительность соответственно положительной, отрицательной или нейтральной (нулевой) посылки меньше заданного времени селекции, что с большей вероятностью приводит к ошибке. При срабатывании любого из воеменных селекторов 13, 15 сигнал с выхода сработавшего временного селектора через элемент ИЛИ 1б поступает на вход записи дополнительного элемента 20 памяти. В этом случае с выхода дополнительного элемента 20 памяти на запрещающий вход блока 5 коммутации выдается сигнал блокировки, по.которому кодовая комбинация из регистра k сдвига не передается в декодер 8. Сброс дополнительного элемента 20 памяти (возврат в исходное состояние) производится по сигналу от элемента 21 задержки, который запускается задним фронтом синхросигнала, поступающего от селектора 6 синхросигнала. С выхода элемента 7 памяти, двоичная информация (фиг. ) последовательно поступает на вход регистра U сдвига.. По сигналу с выхода селектора б синхросигнала эта информационная последовательность через блок 5 коммутации поступает в декодер 8, где преобразуется в знак сообщения. Таким образом, предлагаемое устройство для приема самосинхронизирующейся дискретной информации, входящее в состав аппаратуры передачи данных, при передаче коротких сообщений позволяет обеспечить высокую достоверность. Вероятность ошибочного приема кодовой комбинации . уменьшается в 2-5 раз.

Формула изобретения

Устройство для приема самосинхронизирующейся дискретной информации по авт. св. If 836814, отличающееся тем, что, с целью повышения помехоустойчивости ,. в него введены три временных селектора, два инвертора, элемент И, дополнительный элемент памяти, элемент задержки и элемент ИЛИ, выход

Г2 9026

которого подключен ко входу записи дополнительного элемента памяти, ко входу записи дополнительного элемента памяти, ко вход стирания которО5 го через элемент задержки подключен выход селектора синхросигнала, а выход дополнительного элемента памяти подключен к запрещающему входу блока коммутации, при этом выходы

«о блока обработки сигнала через первый и второй временные селекторы, а также через первый и второй инверторы подключены соответственно к первому и второму входам элемента

15 ИЛИ 1 первому и второму входам элемента И, вЫход которого через третий временной селектор подключен к третьему входу элемента ИЛИ.

tl9. /

fti

tiof о -ff

6

s

1 г 5 z

1

i

I

6

678