Многопороговый логический элемент четности Советский патент 1982 года по МПК H03K19/20 

I

Изобретение относится к автоматике и вычислительной технике, в част- , ности к элементам пороговой логики,

Известен многопороговый логический элемент, позволяющий реализовать функцию четности, содержащий линейный сумматор, подключенный к резистивному делителю, соединенному с многопороговым дискриминатором Tl.

Недостатком указанного элемента является низкая технологичность при интегральном исполнении, обуславливаемая тем, что используя полупроводниковую технологию трудно получить высокоомные резисторы, определяющие пороги срабатывания однопороговых дискриминаторов, с заданной точностью уже для величин порогов 7,8. Это в свою очередь, ограничивает число входных переменных элемента, от которых реализуется многопороговая функция.

Наиболее близким по технической сущности к изобретению является многопороговый логический элемент, содержащий резистивный делитель, вход которого подключен к положительному полюсу источника питания, выходы соединены с одними входами логических элементов И-НЕ, образующих многопо- роговый дискриминатор, второй вход каждого из которых соединен с выходом последующего логического элемента И-НЕ С2.

Недостаток известного устройства 10низкая технологичность при интегральном исполнении при числе входов свыше 5-6.

Цель изобретения - повышение технологичности при интегральном испол15нении.

Поставленная цель достигается тем, что в многопороговый логический эле-;: мент четности,содержащий резистивный делитель, вход которого подключен

20 к положительному полюсу источника питания, выходы соединены с одними входами логических элементов И-НЕ, образующих многопороговый дискриминатор.

второй вход каждого из которых соединен с выходом последующего логического элемента И-НЕ, RS-триггер на логических элементах И-НЕ, вход установки в ноль которого подключен к ши- не стробирующе.го сигнала, дополнительно введены линейный сумматор с парафазным .выходом, два транзистора, вход установки в единицу RS-триггера соединен с входом логического элемен та И-НЕ с наибольшим порогом срабатывания, прямой и инверсный выходы RS-триггера подключены соответственно к базам второго и первого дополнительных транзисторов, коллекторы которых объединены и подключены к вы ходу резистивного делителя, эмиттер; первого дополнительного транзистора подключен к прямому выходу линейного сумматора, эмиттер второго дополнительного транзистора подключен к инверсному выходу линейного сумматора. На чертеже приведена принципиальная схема многопорогового логического элемента четности Многопороговый логический элемент четности содержит линейный сумматор 1 с парафазным выходом, содержа1чий для каждого входа переключател тока на транзисторах 2 и 3, эмиттеры которых через резистор k, определяющий вес входа, подключены к отрицательному полюсу источника 5 питания. Коллекторы транзисторов 2 подключены к эмиттеру первого дополнительного транзистора 6. Коллекторы транзисторов 3 соединены с эмиттером второго дополнительного транзистора 7, коллектор которого соединен с коллектором первого дополнительного транзистора 6 и через деЛитель из резисторов 8 подключен к положительному полюсу источника 9 питания. Многопороговый дискриминатор состоит из последовательно соединенных двухвходовых логических элементов И-НЕ 1 Вход 11 каждого элемента И-НЕ 10 соединен с соответствующим резистором 8 делителя, развязывая, тем самым, каждый последующий дискрими.натрр с меньшим порогом срабатывания от предыдущего. Вход 12. каждого элемента И-НЕ соединен с выходом 13 элемента И-НЕ с ближайшим меньшим порогом срабатывания. Вход установки55 в ноль RS-триггера на логических элементах И-НЕ Ни 15 подключен к шине 16 стробирующих сигналов, а

вход установки в единицу соединен со входом 11 логического элемента ИНЕ 10 с наибольшим порогом срабатывания. Выход логического элемента ИНЕ 15, являющийся инверсным выходом RS-триггера, подключен к базе первого дополнительного транзистора 6. Выход логического элемента И-НЕ Т, являющийся выходом RS-триггера, соединен с базой второго допол-fe нительного транзистора 7. Входные клеммы 17 линейного сумматора соединены с базами транзисторов 2. Базы транзисторов 3 подключены к клеммам 18 источника опорного напряжения, Клемма 19 подключена к положительному полюсу источника питания. Выходные сигналы многопорогового логического элемента четности снимаются с выхода 20. Источники питания и опорного напряжения на чертеже не показаны. Однопороговый дискриминатор на элементе И-НЕ 10, один из входов которого соединен с клеммой 19, имеет наименьший порог срабатывания. Однопороговый дискриминатор на элементе И-НЕ 10, выход которого является выходом многопорогового логического порог срабатывания. Принцип работы рассмотрим на примере восьмивходового многопорогового логического элемента четности Значения весовых коэффициентов входов линейного сумматора равны единице. Пороги срабатывания дискриминаторов на элементах 10 равны: Та 2, , . Перед началом работы в шину 1б поступает стробирующий сигнал, устанавливая RS-триггер на элементах И-НЕ Ti и 15 в нулевое состояние. При этом на выходе элемента И-НЕ 15 устанавливается высокий уровень напряжения, открывающий транзистор 6, включенный в цепь прямого выхода линейного сумматора 1. На выходе элемента И-НЕ 1t устанавливается низкий потенциал, который закрывает транзистор 7, включенный в цепь инверсного выхода линейного суммато- . ра 1. Если на все входные клеммы 17 линейного сумматора 1 поданы низкие уровни напряжения, соотвеУствующие нулевым значениям переменнЫх, то все транзисторы 2 закрыты. а транзисторы 3 открыты. Однако ток через цепь резисторов 8 отсутствует поскольку транзистор 7 закрыт. Это приводит к тому, что на входах 11 всех логических элементов И-НЕ 10 присутствует высокий потенциал, который определяет высокий уровень напря 1 ения на выходе 20, соответствующий логической единице. Если положительный потенциал присутствует только на одной из входных клемм 17 линейного сумматора 1, то соответствующий транзистор 2 открывается, а транзистор 3 закры вается. При этом ток от положительного полюса источника 9 питания через резисторы 8, открытые транзисторы 6 и 2 и резистор поступает к отрицательному полюсу источника 5 питания. Потенциал на входе 11 логического элемента И-НЕ 10 с порогом срабатывания Т-1 понижается, что приводит к появлению на его выходе высокого потенциала, а на выходе 20 устанавливается низкий урове напряжения, соответствующий логичес кому нулю. Если на входные клеммы 17 линейного сумматора подан двоичный на,бор, содержащий две или три единицы, то открываются соответстве но, два или три транзистора 2, закры ваются два или три транзистора 3 и срабатывают однопороговые дискриминаторы на логических элементах И-НЕ 10 с порогами Х 1, или Т 1, , . В первом случае на выходе 20 многопорогового логического элемента присутствует высокий уровень напряжения, во втором низкий, что соответствует логическо единице и нулю. I Число открытых транзисторов 2 и линейного сумматора 1 всегда равно числу входов элемента. Кроме того, если число открытых транзисторов 2 четно (нечетно), то четно (нечетно) и число открытых транзисторов 3. Указанное свойство используется .для организации работы многопорогового логического элемента четности при н личии во входном коде четырех или более единиц. При поступлении на входные клеммы 17 линейного суммато ра четырех единиц, открываются соот ветствующие четыре транзистора 2 и закрываются четыре транзистора 3. Т протекающий через цепь резисторов 8 вызывает понижение потенциала в точ ке 21 до величины, достаточной для того, чтобы RS-триггер изменил свое состояние на противоположное. Это приводит к закрываюнию транзистора 6 и открыванию транзистора 1, подключенного к инверсному выходу линейного сумматора 1. Количество открытых транзисторов 3 линейного сумматора 1, в рассматриваемом случае, также равно четырем, поэтому в точке 21 сохраняется низкий потенциал и на выходе 20 многопорогового элемента устанавливается высокий уровень напряжения,соответствую1;1ий логической единице. При поступлении на входные клеммы 17 линейного сумматора 1 пяти, шести, семи или восьми переменных, равнлх единице, RS-триггер устанавливается в единичное состояние, закрывает транзистор 6 и открывает транзистор 7, подключая, тем самым, цепь делителя из резисторов 8 к инверсному выходу линейного сумматора. В этом случае оказываются открытыми три, два, один или ниодного транзистора 3 линейного сумматора 1 и срабатывают соответственно три, , один или ни одного дискриминатора на элементах И-НЕ 10 с порогами 1 , Т.3. При срабатывании трех или одного дискриминатора на выходе 20 формируется низкий уровень напряжения, соответствующий логическому нулю. Если срабатывают два однопороговых дискриминатора или не срабатывает ни один, то на выходе 20 появляется высокий уровень напряжения, соответствующий логической единице. Указанные изменения в структуре многопорогового логического элемента позволяют при реализации функции четности в два раза сократить число порогов у многопорогового дискриминатора за счет исключения однопороговых дискриминаторов с порогами срабатывания j;+1; ,...,п. Это приводит к улучшению технологичности при производстве элементов в интегральном исполнении за счет исключения наиболее высокоомных высокочастотных резисторов из резистивного делителя. Формула изобретения Многопороговый логический элемент четности, содержащий резистивный делитель, вход которого подключен к поло чительному полюсу источника питания, выходы соединены с одними входами логических элементов И-НЕ образующих многопороговый дискриминатор, второй вход каждого из которых соединен с выходом последущего логического элемента И-НЕ, RS-триггер на логических элементах И-НЕ, вход установки в ноль которого подключен к шине стробирующего сигнала, отличающийся тем, что, с целью повышения технологичности при интегральном исполнении, он дополнительно содерх ит линейный сумматор с парафазным выходом и два транзистора, вход установки в единицу RS.триггера соединен с входом логического элемента И-НЕ с наибольшим порогом срабатывания, прямой и инверсный выходы RS-триггера подключены соответственно к базам второго и первого дополнительных транзисторов, коллекторы которых объединены и подключены к выходу резистивного делителя, эмиттер первого дополнительного транзистора подключен к прямому выходу линейного сумматора, эмиттер второго дополнительного транзистора подключен к инверсномуь выходу линейного сумматора. Источники информации, принятые во внимание при экспертизе

1 о Авторское свидетельство СССР № 608266, кл. Н 03 К 19А2, 1978.

2. Авторское свидетельство СССР по заявке №271883 /18-21, кл. Н 03 К 19/20, 1978 (прототип).