Процессор ввода-вывода Советский патент 1982 года по МПК G06F3/04 

154) ПРОЦЕССОР ВВОДА-ВЫВОДА

Изобретение относится к вычислитель ной технике, а именно к процессорам вводаг-вьюода, и может быть использовано для построения MHoronpoueccopHbix вычислительных комплексов с разветвленной сетью внешних устройств. Известен процессор ввода-вывода, содержащий блок управления, арифметиче кий блок, блок регистров, блоки обмена, регистры и коммутаторы 1. Однако данное устройство характеризуется недостаточными гибкостью и э4н фективностью. Наиболее близок к предлагаемому по технической сущности прсщессор, содержа щий блок управления, арифметический блок, блоки обмена, блок регистров, стек регистров, регистры, дешифраторы, триг гер, лотический коммутатор, блоки и буферный регистр. Однако известный процессор имеет недостаточную пропускную спосо&юсть при передаче составных массивов внформации между внешними накопителями и центральной памятью. Цель изобретения - повышение пропускной способности процессора. Поставленная цель достигается тем, что в процессор ввода-вывода, содержащий блок управления, первый вход которого соеаинён со входом процессора, выход блока управления соединен с первыми входами первого блока регистров, стека регистров, арифметического блока, первого, второго, третьего и четвертого регистров и через пятый регистр - с первым входом шестого регистра, выход которого соединен с первым входом каж- дотч) блока обмена группы, группа шестого регистра через первый (йзатор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блсжа управления, третий вход которого соединен с первом выходом первого блока регистров, второй вход .которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвер тый вход блока управления соединены с первым выходом седьмого регистра, вход которого и третий вход первого регистра .соедииены с вь1зсодами восьмого регистра, выход .второго регистра соединен со вторыми входами арифметического блока и стека регистров, выход кЬторого соединен с третьим входом второго регистра и пятым входом блока управления второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход которого соединен с первым входбм первого коммутатора, выход которого соединен с первым входом десятого регистра, груп па выходов которого йвляется группой выходов процессора, группа входов которого соединена с группой входов- логичес кого коммутатора, первый быход которого соединен с первым входом первого приоритетного блока, выход которого со единен со вторыми входами четвертого, десятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого ерединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена , первый выход каждого из которых соединен через второй приори тетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен со вторым входом четвертого регист ра, и через второй буферный регистр со вторым входом первого коммутатора, второй, третий и четвертый входы две надцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы, четвертые выходы которых соединены через третий приорит ный блок с группой входов восьмого регистра, вход которого соединен со вторы выходом каждого блока обмена группы, соединенного шиной обмена с внешними устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соедине с первым входом логического комму та то ра и через четырнадцатый регистр со вторым входом одиннадцатого регистра и четвертым входом первого регистра. второй выход тринадцатого регистра через четверт1,1Й дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блога управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй вход н выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регистров, выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, вгзедоны второй блок регистров, шестой дешифратор, и цевягь триггеров, причем выхои иеся- , того регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий выходы которого соединены с первыми входами соответственно второго и третьего триггеров, выход второго триггера через последовательно соединенные четвертый и пятый триггеры соединен с пятым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и сепьмого триггеров, входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен со вторым входом третьего триггера, выход которого соединен со вторым входом первого триггера, которого соединен со вторьпу входом второго триггера, четвертый выход первого блока регистров соединен через шестой дешифратор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы. Каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной па- мяти, выход которой соединен с первым входом второго коммутатора, выход которого соединен с первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход которого соединен с первыми входами перюго и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом первого коълмутатора, пятый вхор блока соединен со вторыми входами буферной памяти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого, пятого и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй вькрд первого узла триггеров соединен с порвы ми входами четвертого триггера и второ го узла триггеров, третьими входами буферной памяти, второго и третьего комм таторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регистров, третьи входы которого соеданены с соответствующими выходами третьего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвер тым входом третьего коммутатора и первым входом пятого триггера, выход которого соединен с вторыми входами второго узла триггеров и двунаправленного коммутатора и первым входом эле- мента И, выход которого соединен с чет вертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера и через шестой триггер - с пятым входом буферной па- мяти и шестым входом первого коммутатора, выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и пятого триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым входом четвертого коммутатора и пятыми выходами блока и входом третьего коммутатора, выход первого триггера соединен со вторым входом седьмого регистр и первыми входами восьмого и девятого регистров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с тре-. тьик входом первого триггера, первым входом девятого триггера, и четвертыми входами второго и пятого триггеров, выходы третьего дешифратора соединены со вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен со вторыми входами девятого регистра, пятого коммутатора, первого регистра, первого счетчика и третьим вхо дом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и пер вым входом третьего счетчика, первые выходы которого и второго счетчика сое. динены с восьмым и девятым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и седьмого регистра и третьими входами пятого коммутатора и первых регистра и счетчика, выход первого регистра соединен с шестым входом буферной памяти и входом десятого регистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через Десятый регистр - с третьим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом первого коммутатора, третьими входами восьмого и девято- го регистров и четвертыми входами пятого коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход второго узла триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунаправленного коммутатора и вторым входом второго дешифратора, третий выход второго узла триггеров соединен со входом десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора и пятым входом двунаправленного коммутатора, соединенного с шнной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девя-. тым входами первого коммутатора, десятый вход которого соединен с выходом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с третьим выходом блока и вто рым входом третьего счетчика, выход третьего регистра соединен с пятыми входами второго и пятого триггеров, выходы пятого и шестого регистров соединены со входами первого и третьего де- шифраторов, выход девятого триггера соединен с шестым входом первого тригге ра. На чертеже приведена блок-схема процессора. Процессор содержит блок 1 управления, арифметический блок 2, блоки 3 и 4 регистров, приоритетные блоки 5-7, регистры 8 - 22, логический коммутатор 23, дешифратор 24 - 29, буферные регистры 30 и 31, стек 32 регистров, .коммутатор 33, триггеры34 - 43 и блоки 44 обмена, Канодый блок обмена содержит буфер ную память 45, коммутаторы 46 - 50, узлы 51 и 52 триггеров, двунаправленный коммутатор 53, регистры 54 - 63, счетчики 64 - 66, дешифраторы 67 - 6 триггеры 70 - 79 и элемент И 80. Блок 1 вьфабатывает последователькость 45 кциональных сигналов, необходимых для запуска режимов работы секции управления. Арифме тический блок 2 предназначен для формирования адресов ТфоГраммных элементов карты работ (по номеру запускаемого внешнего устройства/. В состав блока 3 входят регистр сло таблицы устройств, регистр слова таблицы очередей, регистр дескриптора обмена, регистр слова обмена, регистр сло ва периферийного- устройства, регистр дескриптора результата обмена, регистр дескриптс за устройства, регистр Дескрип тора выполненных работ и регистры бааовых адресов для хранения базовых а№ресов, определяющих размещение в опе ративной памяти программных элементов карты работ, включающие регистр базово го адреса команды, регистр базового адреса таблицы устройств, регистр базового адреса таблицы очередей и регистр базового адреса дескрипторавыполненных работ. Регистры блока 3 служат для 1фи ема и хранения программныхэлементов карты работ. Блок 4 выполнен из нескольких последовательно соеди яенных регистров, пре назначенных для временного хранения слу жебной информации с целью согласования приема числа из памяти и соответствующей ему служебной информации с регистра 17 на регистр 20 при работе с несколькими модулями оперативной памяти, когда запросы в очередной модуль памяти выдаются без задержки на ожидание ответа от предыдущего модуля, Блок 5 П{Jeднaзнaчeн для управления работой коммутатора 33 и приемом информации на буферные регистры ЗО и 31 и регистр 11 и для формирования разрядов кода номера. Блок 6 вводят для Toroi чтобы обеопечить разрешение конфликтных ситуаций между блоками обмена при их одновремен,ном обращении. Блок 7 применяют для обеспечения выбора тфиоритета по передаче сигналов окончания. Регистр 8 предназначен для приема и хранения информации, поступающей с регистра 15 и регистра 21; регистр 9 Для хранения разрядов номера устройства; регистр 10 - для промежуточного-хрлнений разряйов номера блока обмена и передачи их на регистр 13; регистр 11 для приема сигналов запроса на обращение в память; регистр 12 - для приема из блока 1 сигналов. запуска обмена и 1физнака слова управления и передачи их на регистр 13; регистр 13 - для приема информации в момент старта и окончания х бмена; регистр 14- для приема сигнала окончания, кода номера блока ка обмена н сигналов передачи дескрипторов результата регистра 15; регистр 15 - для передачи дескрипторов результата обмена; регистр 16 - для передачи на.буфер1т ый .регистр ЗО адре.сов программных элементов карты работ; регистр 17 -для приема, хранения и передачи в память запроса и сопровождающей его информации; регистр 18 - для приема информации; регистр 19 - для передачи запроса, адреса, когда операции, числа (если код операции - Запись ; и кода номера обмена; регистр 2О - для приема числовой таформации из памяти; регистр 21 - для передачи числовой и служебной информации на регистр 8 и регистр 18; регистр 22 - для передачи управляющей информации на регистр 13 и результатов обмена на буферный регистр 30. Логический коммутатор 23 применяется для формирования сигналов управления приемом информации на соответствующие регистры. Деши {фатор 24 предназначен дли дешифрации номера блока обмена и передачи в этот блок сигналсв старта (или Окончания); дешифратор 25 - для расши4 ровки кода команды, принимаемой на регистр 8, и формирования сигналов, управления для запуска блока 1; деши(} ратор 26 - для дешифрации кода номера блсжа обмена н передачи в этот блок Сигнала ПРКО и регистра 1 дешифратор 27 - для преобразования кода номера секция в одиночные сигналы, которые однозначно определяют принадлежность информации соответствующей секции; дешифратор 2S - для преобразования разрядов номера блока обмена; деши4ратор 2® - для расшифровки кода признака массового обмена. Буферные регистры ЗО и 31 предназначены для приема информации, сопровож дающей запрос в память. 32 регистров служит для хранение информации о работающих блоках обмена и соответствующих внешних устройствах. Коммутатор 33 применяется для осуществления выборки информации с буфер; ньвс регистров ЗО и 31. Триггер 38 предназначен для идентификации приема слова таблицы цескриито|)рв; триггер 39 - для приема сигнала признака t:. триггера 41; триггер 4О для передачи на триггер 36; триггер 41 - для передачи признака запроса сло ва та блицы дескрипторов; триггер 42 дня временного хранения и передачи на триртрер 43 сигнала признака; триггер 43 - для приема признака режима,; Буферная память 45 служит для буфе,Е)ИзакйИ данных, получаемых из памяти иад Gff внешнего устройства, промежуточ ноРо хранения УСО, СПУ, ТД, дескриптора результата устройства (ДРУ), формцр,ован.ия. и хранения дескриптора резул та;ца ейбмеаа. Комму Еатор 46 предназначен для пе- редаЩ ин рмации в буферную память 4 Щ; комму-Фа тор 47 - для выборки ииформадЕИИ с заданного регистра буферной памзя 4Щ; коммутатор 48 - для передааи ша регистры 55 - 59 слова УСО и .слова таблицы дескрипторов; коммутатор 4-9 - для передача адреса, содержащегося либо в регистре 55, либо в регистре 57; коммутатор 5О - для управлен.ия работой счетчика 65 при каждом Бзоде (вьшоде; единицы информации Узел 51 триггеров предназначен для управления приемом и передачей снгвалов старта (oкc чaния обмена, формирования сигналов управления приемом управляющего слова обмена и слова периферийного устройства в буферную память 45 и на регистры 57 - 59, а узел 52 - для форм«фования сигналов, определяющих фазы работы блока обмена. KoNnviyTaTop 53 предназначен для согласования и связи выходных сигналов блока обмена с линией интерфейса внешнего устройства. Регистр 54, представляющий регистр сдвига, предназначен для определения первой свободной ячейки буферной памяти 45 для записи туда информации. Регистры 55-59 предназначены для хранен:1Я управляющей информации; регистр 55 - начальный а/фес табливды дескрипторов, регистр 56 - признак конца таблицы дескрипторов, регистр 57 начальный адрес массива обмена, регистр 58- размер массива обмена, регистр 59- команда обмена; регистр 6О - для временного хранения и передачи на блок 6 сигнала запроса и кода операции на регистр 19; регистр 61 - для учета чйола заявок, вьшанных в память в режиме вывода информации; регистр 62 - для учета количества слов, находящихся в ферной памяти 45 при вводе информация с внешнего устройства в память; регистр 63 - для определения реального присутствия информации в каждом регистре буферной памяти 45. Счетчик 64 служит для управления коммутатором 47 при чтении информации из буферной памяти 45j счетчик 65 - для уменьшения в процессе обмена текущего значения массива и регистре 58; счетчик 66 - для увеличен 1Я в процессе обмена текущего значения адреса в регистрах 55 и 57. Дешифратор 67 предназначен для формирования сигнала в момент равенства нулю размера обрабатьшаемого массива; дешифратор 68 - для фиксации момента, когда в буферной памяти 45 и тракте обр ашення в памяти отсутствует инфор мация; дешифратор 69 - для преобразо.. вания разрядов кода команды обмена. Триггер 7 О служит для формирова-. ния сигнала запроса в память по вводу или вьшоду информации; триггер 71 для формирования запроса по считыванию из памяти слова таблицы дескрипторов; триггер 72 - для формирования сигнала приема слова таблицы дешифраторов, на регистры 55-59; триггер 73 - для приема признака режима маосового обмена; триггер 74 - для формирования сигнала ОСТАНОВ, определяющего завершение работы внешнего устройства по вводу-выводу; триггер 75 для хранения и передачи в узел 51 сигнала окончания обмена; триггер 76 - для хранения кода операции, соответству ющего выводу информации иЗ памяти на внешнее устройство; триггер 77 - для передачи на триггер 41 секции обмена признака запроса слова таблицы дескрип торов; триггер 78 - для хранения кода операции, соответствующего вводу инфор мации в память с внешнего устройства; триггер 79 - для формирования сигнала ПО (пуск обмена, который поступает на вход коммутатора 53 для запуска внешнего устройства. Элемент И 8О служит для формирования сигнала записи ДРУ в буферную память 45. Все устройства, входящие в состав процессора ввода-вьюода, реализованы на интегральных микросхемах. На информационных и управляющих входах триггеров имеются группы логических элементов И/ИЛИ для организации необходимых логических функций. Процессоры ввода-вьюода выполняют обмен асинхронно с работой центральных процессоров вычислительной системы, ис пользуя карту работ. Программные элементы которой хранятся в оперативной памяти. Обращаясь к карте работ, процессор ввода-вывода самостоятельно запускает устройство, выполняет обмен данными и производит обработку результатов обмена. Работа процессора вводавывода по обмену начинается по сигналу ПРЦП (прерывание от центрального tipoцессора, который формируется центральным процессором при требованиях на. вво вьтод со стороны рабочих программ. По этому сигналу в блоке 1 запуска- ется временная диаграмма чтения слова БАК из состава карты работ по адресу, хранящемуся на регистре бпока 3 через арифметический блок 2 и регистр 16. Сигнал запроса поступает на регистр 11. Сигналы кода операции и адрес поступают на буферный регистр ЗО. С регистра 11 сигнал запроса поступает на блок 5. При отсутствии запроса на регистр 11 блока 5 формируется сигнал запроса, а также сигналы управления коммутатором 33, откуда информация поступает на регистр 17. Туда нее посту пает сигнал запроса и код с блока 5. Смена информации происходит в момент прихода сигналов управления приемом на регистр 11с логического коммутатора 23. С блока 4 служебная информация поступает на регистр 20, который управляется сигналами с коммутатора 23. Информация с регистра 2О поступает на регистр 21 и дешифратор 27. С регистра 8 информация поступает на дешифратор 25, на вьЕХоде которого формируется управляющий сигнал для запуска временной диаграммы начала обмена. Затем происходит передача информации с регистра 8 на регистр 9 по сигналу управления блока 1. Одновременно в ари4 метичесясий блок 2 поступает содержание соответствующего регистра блока 2 и регистра 9. С выхода блока 2 соответству. ющий адрес поступает на регистр 16. БЛОК 1 формирует запрос. Передача Запроса происходит аналогично чтению базовой коман;№1. Слово принимается на регистр 8, а с него передается на соответствующий регистр блока 2, прием на которьй. осуществляется по сигналу из блока 1. После приема блок 1 производит анализ содержимого регистра стека 32, соответствующего номеру блока 44, к которому подключено запускаемое устройство. В случае, если блок 44 не занят передачей данных, блок 1 формирует запрос для чтения слова, которое считывается и принимается на регистр 8, откуда передается на соответствующий регистр блока 2 и анализируется блоком 1. Аналогично производится запись информации в другие регистры блока 2 и ее анализ в блоке 1. После этого на регистр 10 передается код номера блока обмена, а на регистр 22 - информация с соответствующих регистров блока 2, в результате чего на регистре 22 формируется управляющее слово обмена.Одновремшно информация поступает на деши4 атор 29. Формируется сигнал признака режима и передается на триг- . гер 42. На выходе блока 1 формируются сигналы, оторые поступают на регистр 12, а за тем на егистр 13. Одновременно на этот же регистр поступает содержимое регистра 32 и регигра 1О, а на вхоц триггера 43 поступает сигнал с выхода триггера 42. С регистра 13 сигнал поступает на дещи(|:ратор 24, с которого передается на вход узла 51, выбранного блока 44. Сигнал с реистра 13 также поступает на вход уза 51. Узел 51 формирует последовательност управляющих сигналов для приема информации с регистра 13 в буферную память 45 и с триггера 43 на триггер 73. После формирования слов содержи- мое регистра 9 передается в стек 32 и записывается в регистр, соответствующий выбранному блоку 44. Адрес регистра выбирается с помощью деши ратора 28 и регистра Ю. Прием слов в буферную память 45 осуществляется по сигналам, которые формируются в узле 51 и поступают на коммутатор 46 и память 45, а также в коммутатор 47 и 48 и регистры 55 59. Одновременно сигнал поступает в узел 52, который управляет триггером 78, который формирует сигнал, поступающий на коммутатор 47 и двунаправленный коммутатор 53, откуда передается в линии интерфейса. Одновременно с передачей слова к внешнему устройству происходит установка в I триггера 71 которая определяется сигналами с дешифраторов 67 и 68, .триггера 73, регистра 18 и регистра 56. Сигнал с триггера 71 поступает на вход регистра 6О. Сигнал с триггера 77 поступает на коммутатор 49, в результате чего на его выход передается со аержимое регистра 55. Сигнал с регистра 60 поступает на блок 6 и регистр 19 Сигнал с триггера 77 поступает на триг гер 41 и коммутатор 48, где происходит модификация регистра 55 за счет передачи туда содержимого счетчика 66, Блок 6 формирует код номера блока обмена, сигналы управления приемом на регистр 19 и триггер 41. Информация Подается на регистр 31 и триггер 39. Слово таблицы дескрипторов поступает с регистра 21 на регистр 11. Одновременно сигнал с триггера -37 поступав ет на триггер 38. Сигнал с регистра И оешифрируется в пещифраторе 26 и переа ется в коммутатор 46, Осуществляется запись в буферную память 45. Одновременно сигнал с триггера 38 поступает на триггер 72, который управляет комму татора ми 47 и 48 и регистрами 56 - 58 Сигналы с триггера 76 и с триггера 7О поступают на регистр 6О. Сигнал на триггере 71 не формируется. Поэтому через коммутатор 49 передается содержимое регистра 57, соответствующее начальному адресу обрабатываемого массива информации, определяемому первым словом таблицы дескрипторов и т.д. Введение новых узлов позволяет повысить средний темп передачи составного массива информации, так как запуск секции обмена при этом производится один раз в начале инициализации обмена, а обработка таблицы дескрипторов не вносит задержки в работу внешнего устройства,, потому что обращение в модуль памяти за очередным словом происходит быстрев| чем осуществляется передача между блоком обмена и внешним устройством. Олновременно сокращается время работы узлов управления по обработке заявки на передачу составного массива: секция управления работает только два раза (начало обмена и окончание обмена), а передается при этом номер массивов информации, что при обычном режиме обмена требует номера запусков секции управления по старту и окончанию обмена. Сокращение времени работы секции управления позволяет повысить общую производительность процессора ввода-еьй вода, так как во время передачи номера подмассивов информации через блок о мена секция управления имеет возможность производить запуск новых внешних устройств через свободные блоки обмена. Кроме того, сокращается время работы программ операционной системы по конструированию связанных заявок на обмен, так как для всего составного массива требуется только один блок управления вводом-выводом. Дополнительных затрат времени на формирование таблиц дескрипторов не требуется, так как эта твблица формируется операционной системой для своих внутренних нужд независимо от наличия режима массовоо обмена. Использование предлагаемого процессора позволяет повысить эффективность и производительность вычислительного комплекса за счет сокращения времени доступа р устройствам внешней, памяти, за счет повышения общей производитель, ности системы ввода-вывода и сокраще-: ния работы операционной системы по конструированию элементов карты работу Ф 6 р м у ла изобретения Процессор ввода-вьшода, содержащий блок управления, первый вход которого соединен со входом прмсессора, выход , блока управления соединен с первыми входами первого блока регистров, стека

регистров, арифметического блсжа, первого, второго, чрётъего и четвертого регистров и через пятый регистр - с Первым входом шестого регистра, вьссод которого соед№ен с первым входом каждого блока обмена группы, группа выходов шестого регистра через первый дешифратор соединена со вторыми входами соответствующих блоков обмена группы, первый выход первого регистра через второй дешифратор соединен со вторым входом блока управления, третий вход которого соединен с первым выходо первого блока регистров, второй вход которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвертый вход бярка управления соединены с первым выходом седьмого регистра, о вход которого и третий вход первого регистра соединены с выходами восьмого регистра, выход второго регистра соеди. нен со вторыми входами арифметического блока и стека регистров, вьвсоД последнего соединен с третьим входом второго регистра и пятым входом блока управления, второй выход первого блока регистров соединен с третьим ЕКОДОМ арифметического блока, выход которого через девятый регистр соединен с первым вхоДом первого буферного регистра выход последнего соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, группа вьрсодов последнего является группой вькодов процессора, группа входов которого соединена с группой вхоДов логического коммутатора, первый выход которого соединен с первым входом первого Приоритетного блока, выход которо- го соединен со вторыми входами четвертого, де ятог6 и первого буферного регистров, mecTbnvi входом блока управления и первым входом одиннадцатого рвггистра, выхоД которого соедй1ен с третьим входом каждого блока обмена Pjxytiпы, группа выходов одданадцатого ре гистра через третий дешифратор соединена с четвертыми входами соответхгтвурэщих блоков, обмена группы, первый выход каждого из которых соединен через второй приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, вькод которого соединен со вторым входом четвертого регистра, и через второй буферный регистр - со вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены

с первым, вторым и третьим выходами каждого блока обмена группы, четвертые которых соед|шень1 через третий приоритетный блок с группой входов восьмого регистра, вход которого соеди- нен со вторым выходом каждого блока обмена группы, соединенного шиной обмена с вчешними устройствами, группа входов прсадессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым входо логического коммутатора и через четырнадцатый региЕстр - со вторым входом одиннадцатого регистра и четвертым входом первого регистра, второй выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блока управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй-вход и выход которого соединены соответственно со вторым выхоДом седьмого регистра и третьим входом стека регистров выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логичесрсого коммутатора соединен с первым входом первого триггера, о т л и ч а ю щ и и с я тем, что, с целью . повьпцения его про11ускной способности, в него введен л второй блок регистров, шестйй дешифратор и девять триггеров, причем выход десятого регистра соединен со вторым входом логического ком мутатора и входом второго блока регистров, ВЫХ.ОД которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий вфрЕоды которого соединены с -B-xoatsAiM соответственно второго и fpiKRrepoB, выход второго трш через шаеледовательно соединеннее четвертой и триггеры соединен е цяяким входом каждого блока обмеда врупны, вькод первого приоритетного €лока соединен с первыми входами шестого и седьмого триггеров, входы восьмого трштера соединены с одним ив ввкодов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого тршвера через последовательно соединенные шестой и седьмой триггеры соединен со вчюрЫМ входом третьего триггера, выкод которого соединен со вторым входом первого триггера, выход последнего соединен со вторым входом второго триг гера, четвертый выход первого блока регистров соединен через шестой деши4ратор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы. 2. Процессор по п. 1, о т л и ч а ю ш и и с я тем, что каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счет чика, десять триггеров, двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной , выход которой соединен с первым входом второго комм татора, выход последнего соеД1шен с Первыми входами третьего коммутатора и двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока, третий вход после; него соединен с первыми входами первого и второго триггеров и вторым входом первого коммутатора, четвертый вход блока соединен с первыми входами первого регистра и третьего триггера и третьим входом .первого коммутатора,1 пятый вход блбка соединен со вторыми входами буферной памяти и третьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого , пятого и шестого регистров и вторыми входами второго и третьего коммутаторов, первый выход первого узла триггеров соединен с четвертым выходом блока, второй выход первого уз ла триггеров соединен с первыми входам четвертого триггера и второго узла, тpнт геров, третьими входами буферной памятк, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регистров, третьи входы которых соединены с соответствующими выходами третьего коммутатЪра, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго триггера, четвертым входом тре тьего коммутатора и первым входом пятого триггера, выход которого соединен со вторыми входами второго узла триггеров и двунаправленного коммутатора И С первым входом элемента И, выЖоЛ которого соединен с четвертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера.и через шестой триггер - с пятым входом буферной памяти в шестым входом первого коммутатора, выход первого дешифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и третьими входами второго и пятого триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым вхойэм четвертого коммутатора я пятыми вькодами блока и входом третьего коммутатора, выход первого Tpvtrrepa соединен со вторым входом седьмого регистра и первыми входами восьмого и девятого регистров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом втчзрого счетчика, выход второго деши( соединен с третьим входом первого триггера, первым входом девятого триггера- и четвертыми входами второго и пятого триггеров, выходы тре тьего дешифратора соединены со вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен со вторыми входами девятого регистра, пятху го коммутатора, первого регистра, первого счетчика и третим входом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и второго счетчика соединены с восьмым и девятым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и сецьмого регистра и третьими . Входами пятого коммутатора и первых регистра и счетчика, вькод первого регистра соединен с шестым входом буферной памяти и входом десятого гистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через десятый регистр - с Tpev тъим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом первого коммутатора, третьими вх;одами восьмого и девятого регистров и четвертыми входами пятого коммутатора и регистра и счетчика, выход шестого триггера и первый выход, второго узла ,

триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом пер вого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунап равленного коммутатора и вторым входом второго деши } атора, третий выход второго узла триггеров соединен со вторым вхоДом- десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго коммутатора и пятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого коммутатора, десятый вход которого соединен с ВБИоДом четвертого регистра и вторым входом четвертого коммутатора, выход второго регистра через четвертый коммутатор соединен с TpeTbmvi выходом блока и вторым входом третьего счетчика, вьосод третьего регистра соединен с нятыми входами второго и пятt5ro триггера, выходы пятого и шестого регистров соединены с входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггера.

Истоннвки информации, принятые во внимание при экспертизе

кл. 34СХ-172,5, опублик. 1976 (прототип/.