Запоминающее устройство с самоконтролем Советский патент 1982 года по МПК G11C29/00 G11C11/22 

1

Изобретение относится к запоминающим устройствам и может быть использовано в вычислительной технике и автоматике, где требуется неразрушаюцее воспроизведение хранимой информации при ее сравнительно медленной смене.

Известно заминатацее устройство ЗУ), содержащее блок управления по адресу, матрицу, блок управления по разряду и блок усилителей считывания. Устройство позволяет осуществлять электрическую перезапись информации, хранение ее при выключенном питании и считывание в прямом .

Однако известное ЗУ .отличается большими аппаратурными затратами.

Наиболее близким к предлагаемому является запоминеюи ее устройство, содержащее блок управления по адресу, накопитель и блрк усилителей считывания, которое позволяет осу1чествлять неразрушающее считывание информации в прямом коде и длительное

ее хранение с редкой сменой информации 2.

Недостатками указанного устройства являются отсутствие контроля считываемой информации и возможности считывания хранимой в накопителе информации в инверсном коде, что снижает его надежность.

Цель изобретения - повышение надежности устройства.

10

Поставленная цель достигается тем, что в запоминаю(;{ее устройство с самоконтролем, содержащее накопитель на сегнетоэлектрических элементах памяти, адресные шины которого соеди1нены с выходами блока управления, экранирухядие шины - с шиной нулевого потенциала, а разрядные шины подключены ко входам усилителей считывания, выходы которых соединены со входами

п регистра числа, введены триггеры по числу разрядов накопителя, элемент ИЛИ и коммутаторы, причем входы первого коммутатора и элемента ИЛИ объединены и являются стробирущими входами устройства, выход первого коммутора соединен с управляющим входом регистра числа, выход элемента ИЛИ подключен к управляющим входам триггеров, счетные входы которых содинены с выходами усилителей считывания , выходы - с инфopмaциof ными входами второго коммутатора, выходы которого являются одними из выходов устройства, установочные входы триггеров и второго коммутатора соединены и являются одним из управляющих входов устройства.

На фиг.1 представлена структурна схема запоминающего устройства с самоконтролем, на фиг.2 - временные диаграммы работы устройства.

Запоминающее устройство с самоконтролем содержит блок 1 управления, накопитель 2 на сегнетоэлектрических элементах памяти, усилители 3 считывания, регистр к числа, триггеры 5, первый коммутатор 6, элемент ИЛИ 7.

Накопитель 2 содержит сегнетоэлектрические элементы 8 памяти на основе широкополосных пьезотрансформаторов, например интегральные пьезокерамические микросхемы 307РВ1. Входные электроды 9 элементов 8 памяти объединены в адресные шины и соединены с выходами блока 1 управления.

Экранирующие электроды 10 всех элементов 8 памяти соединены между собой, объединены в экранирующие шины и подключены к шине 11 нулевого потенциала. Выходные электроды 12 элементов 8 памяти объединены в разрядные шины .13 и подключены к усилителям 3 считывания. Устройство содержит также второй коммутатор 1, входы 15-18.

Запоминающее устройство с самоконтролем имеет три работы: записи, хранения и считывания информации.

Запись информации в устройство заключается в установке соответствующих направлений остаточной поляризации участков с гнетоэлектрической пьезокерамической пластины ( элементов 8 памяти), расположенных между выбранными входными электродами 9 и экранирующими электродами 10, путем воздействия на-них электрического поля. В процессе записи информации накопитель 2 вынимают ИЗ запоминающего устройства и подключают к автономному блоку записи ( не показам). Блок записи вырабатывает напряжение поляризации, которое подается на входные 9 и экранирующие 10 электроды накопителя в соответствии с записываемой информацией. Под действием электрического

0 поля, созданного между входными 9 и экранирующими 10 электродами, происходит поляризация пластины в направлении, соответствующем направлению электрического поля. После записи накопитель 2 возвращают в запоминающее устройство.

В режиме хранения информации накопитель не потребляет электрической энергии, и сохранность записанной в нем информации практически не зависит от времени и наличия питания .

В режиме считывания запоминающее устройство допускает выборку хранимой информации с произвольным доступом к адресным шинам накопителя 2. Считанная из накопителя 2 информация может быть представлена в регистре в прямом или инверсном коде.

0 На блок 1 управления подается код адреса, из которого необходимо считать требуемое слово. Блок 1 вырабатывает импульс напря ; ения считывания (фиг.2а), который поступает

,j на требуемый вход накопителя 2 и прикладывается к входным 9 и экранирующим 10 электродам элементов 8 (выбранного слова), Пьезокерамическая пластина, находящаяся

0 между этими электродами, деформируется вследствие явления обратного пьезоэлектрического эффекта.

Из-за наличия механической связи деформируется и пьезоэлектричес., кая пластина, находящаяся между экранируюи4им ТО и выходным 12 электродами. Вследствие явления прямого пьезокерэмического эффекта на выходном электроде 12 каждого элемента 8 памяти относительно экранирующего электрода 10 появляется информационный импульсный сигнг-л в виде свободных электрических зарядов.

В силу линейности пьезоэлектрического эффекта направление деформации возбу :(даемой пластины, а следовательно, и знак свободных электрических зарядов на выходном элект-,

троде 12 каждого элемента 8 памяти (выбранного слова) однозначно зависит от направления остаточной поляризации пьезокерамической пластины находящейся между входным 9 и экранирующим 10 электродами, которое в свою очередь определено двоичной информацией, записанной в накопитель 2. Форма выходного сигнала, соответствующая логической 1 и логическому О, имеет вид, представленный на фиг.26 ( 1и If соответственно), причем амплитуды первой и второй полуволн приблизительно одинаковы.

Информационные сигналы с выходов элементов 8 памяти (выбранного слова поступают на усилители 3 считывания С выходов усилителей 3 информация (фиг.2в, , I ) поступает на входы регистра и триггеров 5. Если считываемую из накопителя 2 информацию необходимо представить в прямом коде то на управляющий вход регистра числа k через коммутатор 6 подается стробирующий импульс (фиг,2г) с входа 16 устройства. В том случае, если информацию необходимо представить в инверсном коде, с входа 18 устройства на управляющий вход коммутатора 6 подается сигнал, по которому коммутатор 6 пропускает на управляющий вход регистра k стробирующий импульс с входа 17 (фиг.2д), и в регистр k записывается слово в инверсном коде.

Информация с выходов усилителей

3считывания поступает на регистр

4и одновременно для контроля подается на входы триггеров 5. На управляющие входы триггеров 5 через элемент ИЛИ 7 поступают стробируюцие импульсы {фиг.2г,д) с входов 16 и 17 запоминающего устройства. Триггеры 5 находятся в исходном

на инвертирующих высостоянии, т.е.

III М

ходах присутствует логическая I . На выходах коммутатора 1 отсутствуе информация о состоянии триггеров 5, так как на входе 15 устройства присутствует низкий уровень напряжения. На входах триггеров 5 может присутствовать как полезная информация (фиг.2в, I ,1|), так и отказы типа логическая 1 (фиг.2в,1/|) или логи(фиг.2в, IV ).

ческий П

При поступлении на один из входов триггера 5 полезной информации, соответствующей 1, на другой вход

поступает стробирующий импульс (фиг.2г,1) с входа 16, и триггер 5 перебрасывается, т.е. на инверсном выходе появляется логический О. Второй стробирующий импульс (фиг.2д1) поступающий на триггер i с входа 17, не меняет состояния триггера f, так как на счетном входе в этот момент присутствует О. Потом на установочные входы триггеров 5 и коммутатора 14 подается импульс (фиг.2е,1), который пропускает информацию с выходов триггеров 5 на их выходы. На выходах триггеров 5 сигнал отказа отсутствует (отказ соответствует логической 1). По заднему фронту импульса установки в О (фиг.2е,1), поступившего с входа 15, триггеры 5 возвращаются в исходное состояние, т.е. на инверсных выходах появляется 1.

При поступлении на вход триггера 5 полезной информации, соответствующей О, первый стробирующий импульс с входа 16 не перебрасывает триггер 5, так как в этот момент времени отсутствует сигнал 1 на счетном входе триггера 5. Второй стробирующий импульс с входа 17 совпадает по времени с сигналом нуля и перебрасывает триггер 5, т.е. на инверсном выходе триггера 5 появляется О. Импульс сброса с входа 15 осуществляет операции аналогично описанным выше при поступлении на вход триггеров 5 информации, соответствующей 1.

При отказе одного из разрядов устройства типа логическая 1 (фиг.26,в,III) триггер 5 перебрасывается дважды: в момент действия первого стробирующего импульса и второго, т.е. на выходе триггера 5 устанавливается 1 (фиг.2ж,И1), Импульс, (фиг.2е,1И) с входа 15 разрешает прохождение информации с выходов триггеров 5 через коммутатор И на выходы устройства. На выходе, соответствующем отказавшему разряду, по является сигнал отказа 1 (фиг.2з,110. При отказе одного из разрядов устройства типа логический О соответствующий триггер 5 не изменяет своего исходного состояния (фиг,2ж,1У)

при воздействии стробирующих импульсов с входов 16 и 17t так как на одном из информационных вхддов триггера 5 присутствует нулевой сигнал 7 {фиг.2в,lV). При воздействии импул са с входа 15 на соответствующем вы ходе коммутатора 14 появляется сигнал ошибки (фиг.2 ,IV). Предлагаемое техническое решение позволяет обнаруживать различны ошибки ( типа 1, О, обрыв провод в любом количестве разрядов одновременно при считывании информации из накопителя. Формула изобретения Запоминающее устройство с самокoнfpoлeм, содержащее накопитель на сегнетоэлектрических элементах памяти , адресные шины которого соединены с выходами блока управления, экранирующие шины - с шиной нулевого потенциала, а разрядные шины подключены к входам усилителей считывания, выходы которых соединены с входами регистра числа о т л и ч а Uf е е с я тем, что, с целью повышения надежности устройства, оно содержит триггеры по числу разрядов накопителя, элемент ИЛИ и коммутаторы, причем входы первого коммутатора и элемента ИЛИ объединены и являются стробирующими входами устройства, выход первого коммутатора соединен с управляющим входом регистра числа, выход элемента ИЛИ подключен к управляющим входам триггеров, счетные входы которых соединены с выходами усилителей считывания, выходы - с информационными входами второго коммуматора, выходы которого являются од-ними из выходов устройства, установочные входы триггеров и второго коммутатора соединены и являются одним из управляющих входов устройства. Источники информации, .принятые во внимание при экспертизе : 1. Авторское свидетельство СССР W 48Т067, кл. G 11 С 11/00, 1973. 2. Авторское свидетельство СССР ,№6081 7. кл. G 11 С 11/22, 1976 .(прототип).

//

Фиг.

f 1

t

:

cd

«4.

i k

n

CZJ

«ч

«i