Преобразователь двоичных чисел в двоично-десятичные числа Советский патент 1982 года по МПК G06F5/02 

1

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично.-десятичных преобразователей в цифровых вычислительных машинах.

Известен преобразователь двоичных чисел в двоично-десятичные, содержащий регистр двоичного числа, шифратор, распределитель импульсов, элементы И и двоично-десятичный сумматор 1.

Недостаток этого устройства большой объем аппаратуры и невозможность преобразований чисел в форме с плавающей запятой.

Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичных чисел в двоично-десятичные, содержащий первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй эле-1

менты ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множителя, регистр двоичного порядка, регистр десятичного порядка, регистр множимого, блок памяти, первую, вторую и третью группу элементов И умножения, сумматор.

Преобразование двоичного числа, представленного в форме плавающей запятой, известное устройство реализует в два этапа. На первом этапе мантисса двоичного числа умножается на двоичный коэффициент, который вычисляется заранее и хранится в блоке памяти.

На втором этапе производится последовательное умножение полученного произведения в первом цикле остатков 8 последующих циклах на 0,1010 с по20следующим выделением старших четырех разрядов вновь полученных произведений, которые являются тетрадами двоично-десятичной мантиссы 2. 39 Недостаток этого устройства состо ит в значительных затратах оборудования, необходимого для хранения дво ичных коэффициентов. Для их хранения необходимо, по крайней мере, число ячеек блока памяти 2Пр, где пир соответственно двоичный и десятичный порядки. Цель изобретения - сокращение обо рудования, Постаапеиная цель достигается тем что преобразователь двоичных чисел в двоично-десятичные числа, содержит первую группу элементов ИЛИ, первую группу элементов И, первый и второй сметчики, первый, второй и третий элементы И, триггер, схему сравнения первый и второй элементы ИЛИ, распре делитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множителя, регистр знака двоичного порядка, регистр двоичного порядка, регистр множимого блок памяти, первую, вторую и третью группы элементов И умножения, регистр десятичного порядка, сумматор, причем первый и второй входы коммутации числа умножений преобразователя соеди нены с первым и вторым входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого С(ерез первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнения, второй вход которой соединён с нулевым выходом триггера, а выход Больше или равно и выход Меньше схемы сравнения соединены соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с первым входом пуска преобразователя, а выход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго элемента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен С первым тактовым входом распределителя импульсов, входом элемента задержки и управляющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределителя импульсов, выход второго элемента И соединен с управляющим входом первого счетчика и входом сдвига регистра множителя и управляющим входом сумматора, входы мантиссы и задания константы преобразователя соединены с первым и вторым информационным входами регистра множителя соответственно, управляющий вход которого соединен с третьим выходом распределителя импульсов, управляющим входом регистра двоичного порядка и первым входом третьего элемента И, выход регистра множителя соединен с информационным входом первого дешифратора, вход двоичного порядка преобразователя соединен с информационным входом регистра двоичного порядка, выход которого соединен с информационным входом второго дешифратора, управляющий вход которого соединен с вторым выходом роспределителя импульсов, выход регистра десятичного порядка является выходом порядка преобразователя, вход знака порядка преобразователя соединен с входом регистра знака двоичного порядка, выход регистра множимого соединен с первыми входами элементов И умножения первой, второй и третьей групп, вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножения первой, второй и третьей групп соединены с соответствующими информационными входами сумматора, информационный выход которого является информационым выхпдом преобразователя, а выход переполнения сумматора соединен с.вторым входом третьего элемента И, третий вход которого соединен с выходом Больше или равно схемы сравнения, а выход третьего элемента И соединен с первым входом регистра множимого, содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управляющий вход которого соединен с выходом регистра сдвигов, вход которого соединен с выходами элементов и второй группы, первые входы элемен тов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами злемен тов ИЛИ третьей группы, выходы элементов ИЛИ второй группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой группы, вторая группа выходов промежуточного регистра соединена с первы ми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя импульсов и первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены с входом регистра десятичного порядка, выход регистра знака двоичного порядка соединен с третьими входами элементов И третьей группы и вторыми входами элементов И второй группы, второй вход регистра множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соединен с выходом триггера, вход которого соединен с выходом элементов И третьей группы. На фиг.1 представлена блок-схема предлагаемого преобразователя; на фиг.2 таблица связей кодов двоичного порядка с состояниями промежуточного регистра; на фиг.3 таблица связей состояний выходов второго дешифратора с числом необходимых сдвигов; на фиг,4 - коды двоичных коэффи циентов; на фиг,5 виды передач кодов, необходимые для реализации умножения на два разряда; на фиг.6 пример преобразования кодов предлагаемым устройством. Устройство содержит (фиг.1) входа t-2 коммутации числа умножений, груп пу элементов ИЛИ 3 группу элементов И 4, первый счетчик 5 элемент И 6, второй счетчик 7, триггер 8, схему 9 сравнения, первый элемент ИЛИ tO, первый вход 11 пуска преобразователя, распределитель 12 импульсов, второй элемент ИЛИ 13, второй вход 14 пуска преобразователя, генератор 15 элемент 16 задержки, первый дешифратор 17, второй элемент И 18, вход 19 двоичной мантиссы преобразователя. регистр 20 множителя, вход 21 задания константы, вход 22 двоичного порядка, регистр 23 двоичного порядка, второй дешифратор 2, вторую и третью группы элементов ИЛИ 25-26, промежуточный регистр 27, вторую группу элементов И 28, четвертую группу элементов ИЛИ 29, третью группу элементов И 30, регистр 31 десятичного порядка, выход 32 десятичного порядка преобразователя, вход 33 знака порядка преобразователя, регистр 3 знака двои1 1ого порядка, четвертую группу элементов И 35, регистр 36 сдвигов, сдвигатель 37, блок 38 памяти, регистр 39 множимого, группы элементов И 0, сумматор 1, информационный выход k2 преобразователя, третий элемент И 3.. Преобразование в предлагаемом устройстве осуществляется в соответствии со следующим выражением 10 , где а™ мантисса двоичного числа; ft -fb двоичный коэффициент, меньше единицы; п - двоичный порядок; р - десятичный порядок; а. - мантисса десятичного числа. Из (1) следует, что процесс преобразования двоичных чисел с плавающей запятой состоит из двух этапов. На первом этапе производится умножение двоичной мантиссы an на двоичный коэффициент kn. На втором этапе произво/у тся последовательное умножение полученного произведения k в гюрвом цикле остатков в последующих циклах на 0,1010 с выделением старших четырех разрядов (тетрад) и остатков а соответствии с соотношением,1010(т:Д. +(а-Д,4 )i (2) где п; - произведение; ). - остаток от 1-го умноже ния на 0,1010; .lu- произведение преобразуемой двоичной мантиссы на двоичный коэффициент. На первом этапе по величине и знаку двоичного порядка п производится чтение двоичного коэффициента k,j из блока памяти и преобразование соответствующего ему десятичного порядка, представленного в двоичной форме.

Предлагаемый преобразователь работает следующим образом.

По входу 1 поступает сигнал Пуск, включающий генератор 15, который вырабатывает серию импульсов основной тактирующей частоты СОО, эта серия поступает на первый управляющий вход распределителя 12 импульсов, на второй упраапякхций вход которого поступает серия С05, получаемая из основной серии СОО посредством задержки на полтакта элементом 16 задержки. Одновременно на вход 1 1 пост пает сигнал начала преобразования, который через первый элемент ИЛИ 10 поступает на вход запуска распределителя 12 импульсов, который выдает распределение во времени импульсы И 1, ИС 1, И 2, ИС 2, обеспечивающие подготовительные операции до начала умножения. По импульсу И 1 производится запись преобразуемой двоичной мантиссы а, в регистр 20 множителя, поступающей по входу 19- Одновременно по входам 22 и 23 поступает двоичный порядок и его знак на регистр 23 двоичного порядка и регистр 3 знака двоичного порядка соответственно. По импульсу ИС 1 второй дешифратор 24 расшифровывает содержимое регистра 23 двоичного порядка. Определенные значения двоичного порядка собираются либо по три, либо по четыре группой элементов ИЛИ 25 и устанавливают соответствующие разряды промежуточного регистра 27 в соответствии с таблицей (фиг.2). Таблица имеет три столбца и девять строк. В первом, втором и третьем столбцах указаны соответственно номер по порядку элемента ИЛИ второй группы 25 состояния дешифратора , собираемые каждым элементом ИЛИ этой группы элементов, и устанавливаемый разряд промежуточного регистра 27- При этом рассмотрены двоичные числа с порядками (п)1-29 и соответствующие им двоично-десятичные (р)1-9. Группа элементов ИЛИ 26 собирает определенные состояния второго дешифратора 2k в соответствующие группы, устанавливающие совместно с группой элементов И 28 в зависимости от знака двоичного порядка определенные разряды регистра 36 сдвигов. Таблица (фиг.З) содержит три столбца и восемь строк. Первый, второй и третий столбцы указывают соответственно знак двоичного порядка, двоичный порядок

и число сдвигов. Нулевое состояние регистра 3 знака двоичного порядка соответствует положительному знаку, единичное - отрицательному. По импульсу И 2, поступающему с четвертого выхода распределителя 12 импульсов, группа элементов И 30 в соответствии со знаком двоичного порядка устанавливает адрес чтения блока 38 памяти, который хранит 2р двоичных коэффициентов (по одному на каждый десятичный порядок) причем в пределах каждого десятичного порядка они наименьшие.. Старшие двоичные коэффициенты для каждого десятичного порядка образуются путем сдвига выбранного коэффициента на одну, две или три позиции в сторону старших разрядов (фиг.it) Необходимый сдвиг осуществляет сдвигатель 37, а управление сдвигами осуществляет регистр 36 сдвигов. По импульсу ИС 2 сдвигатель 37 производит сдвиг двоичного коэффициента на необходимое число позиции в сторону старших разрядов. Сдвигатель 37 выполнен двухступенчатым, причем каждая ступень либо сдвигает информацию, либо передает ее бе сдвига за один такт, С последней ступени сдвигателя 37 двоичный коэффициент поступает на регистр 39 множимого. Десятичный порядок устанавливается на регистре 3 десятичного порядка с помощью группы элементов ИЛИ 29 и группы элементов И 35- Одновременно по импульсу ИС 2 на первый счетчик 5 с входа 1 через группу элементов ИЛИ 3 и группу элементов И Ц записывается число умножений на первом этапе, а элемент 8 памяти через элемент ИЛИ 13 устанавливается в единичное состояние.После этого начинается непосредственное умножение на первом этапе, причем распределитель 12 импульсов устанавливается в нулевое состояние. По первому импульсу СО 51 серии СО.5 элемент И 18 вырабатывает сигнал сдвига содержимого регистра 20 множителя и двоичного накапливающего сумматора. Одновременно содержимое первого счетчика уменьшается на единицу. По следующему импульсу С001 серии СОО дешифрато 17 производит анализ первой пары разрядов регистра 20 множителя. При это осуществляется умножение на два разряда множителя. В зависимости от состояния анализируемой пары разрядов множителя могут быть следующие типы передач (фиг.5)- В первом столбце указываются возможные состояния ана лизируемой пары разрядов множителя. Второй столбец содержит перенос П от предыдущей анализируемой пары. Tp тий столбец указывает тип передачи через три группы элементов И tO умножения. Пр - прямой код, Л1 передача прямым кодом со сдвигом на одну позицию в сторону старших разрядов, Д (4 - дополнительный код. Информация четвертого столбца указывает на возможный перенос в следующую пару разрядов множителя в зависимости от состояния разрядов анализируемой пары разрядов множителя. Код 11 можно представить как единицу более старшего разряда и отрицательную единицу в первом разряде. Поэтому при коде 11 следует вычесть множимое из суммы частных произведений, полученный результат в сумматоре сдвинуть на две позиции в сторону старших разрядов и запомнить, что в следующей паре разрядов нужно учесть дополнительную единицу, что и указано в четвертой, седьмой и восьмой строке четвертого столбца. Указанный тип передач осуществляет три группы элементов И 40 умножения. По импульсу С001 серии CO производится передача множимого на двоичный сумматор 41. Первый счетчик 5 учитывает число умножений и выполнен вычитающим. После т/2 умножений он устанавливается в нулевое состояние, и элемент И 6 выдает сигнал, устанавливающий в нулевое состояние элемент памяти и в единичное состояние второй счетчик 7- При этом схема 9 сравнения выдает сигнал больше или равный единице (в данном случае равный единице), запускающий через элемент ИЛИ 10 распределитель 12 импуль сов. По импульсу И 1, поступающему по входу 21 в регистр 20 множителя, записывается величина 0,1010, а содержимое сумматора tl записывается на регистр 39 множимого. По импульсу ИС 1 на счетчик 5 записывается по входу 2 число умножений, равное двум через группу элементов ИЛИ 3 и групп элементов И 4. После этого начинается умножение величины О ,1010 При этом после двух умножений содержимое первого счетчика становится нулевым и через схему 6 сравнения содержимое второго счетчика увеличивается на единицу. Затем производится выделение первой тетрады. Запись Э О10 первого остатка с сумматора 1 на регистр 39 множимого, т.е. второй цикл умножения на 0,1010, повтор)ется еще (i-1 ) п раз. После 1-го умножения второго этапа схема сравнения выдает сигнал, равный (i+1), который сбросит второй счетчик 7 в нулевое состояние. Съем тетрад двоично-десятичного числа производится с двоичного сумматора 1 десятичного порядка посредством выходов 42 и 32. На фиг,6 представлен пример преобразования двоичного числа 00,110011001001 с . Фиг.6 содержит четыре столбца, указывающие соответственно номер этапа, номер цикла, операцию, реализуемую устройством, и разряды регистров и сумматора. Столбец 1 содержит два этапа I и II, На первом этапе производится умножение двоичной мантиссы на двоичный коэффициент. В столбце 2 указываются циклы умножения на 0,1010. В столбце 3 указывается вид операции. Запись вида И tifll означает сдвиг на одну позицию в сторону старших разрядов содержимого регистра 39 множимого. А запись означает сдвиг содержимого двоичного сумматора 1 на две позиции в сторону младших разрядов. Результат преобразования двоичного числа 0,0996 . Выделение тетрады двоично-десятичного числа в конце каждого цикла подчеркнуты. Для выявления технико-экономического эффекта оценим объем памяти предлагаемого и известного устройств, необходимый для хранения двоичных коэффициентов. При этом следует учитывать, что в известном устройстве для каждого двоичного коэффициента с числа двоичных разрядов m следует хранить соответствующий ему десятичный порядок с числом разрядов q. Тогда объем пaмяtи с пересчетом на двоичные разряды составит для известного устройства. (m+q) N. для предлагаемого N( Учитывая, что tT,3p и разделив (3) на (k) получим-выигрыш в оборудовании В 34я 5) Так как величина соизмерима с дополнительными аппаратурными затратами, в предлагаемом устройстве, необходимыми для реализации узлов, то объем памяти сокращается в три раза. Формула изобретения Преобразователь двоичных чисел в двоично-десятичные числа,содержащий первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения первый и второй элементы ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множителя, регистр знака двоичного порядка, регис двоичного порядка, регистр множимого блок памяти, первую, вторую и третью группы элементов И умножения, регист десятичного порядка, сумматор, приче первый и второй входы коммутации числа умножений преобразователя соединены с первым и вторым входами эле ментов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы ко торых соединены с информационным вхо дом первого счетчика, выход которого через первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выхо второго счетчика соединен с первым входом схемы сравнения, второй вход которой соединен с нуле« 1м выходом триггера, а выход Больше или равно и выход Меньше схемы сравнения сое динен соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с первым входом пуска преобразователя, а ааход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соеди нен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго элемента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен с первым тактовым входом распределителя импульсов, входом элемента задерж ки и управляющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределите90 ля импульсов, выход второго элемента И соединен с управляющим входом первого счетчика, входом сдвига регистра множителя и управляющим входом сумматора, входы мантиссы и задания константы преобразователя соединены с первым и вторым информационными входами регистра множителя соответ-. ственно, управляющий вход которого соединен с третьим выходом распределителя импульсов, управляющим входом регистра двоичного порядка и первым входом третьего элемента И, выход регистра множителя соединен с информационным входом перйого дешифратора, вход двоичного порядка преобразователя соединен с информационным входом регистра двоичного порядка, выход которого соединен с информационным входом второго дешифратора, управляющий вход которого соединен с вторым выходом распределителя импульсов, выход регистра десятичного порядка является выходом порядка преобразователя , вход знака порядка преобразователя соединен с входом регистра знака двоичного порядка, выход регистра множимого соединен с первыми входами первой, второй и третьей групп элементов И умножения, вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножения первой, второй и третьей групп соединены с соответствующими информационными входами сумматора, информационный выход которого является информационным выходом преобразователя, выход переполнения сумматора соединен с вторым входом третьего элемента И, третий вход которого соединен с выходом Больше или равно схемы сравнения, а выход третьего элемента И соединен с входом регистра множимого, отличающийся тем, что, с целью сокращения оборудования, он содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управляющий вход которого соединен с «лходом регистра сдвигов вход которого соединен с выходами элементов И второй группы, первые входы элементов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами элементов ИЛИ третьей группы, выходы элементов ИЛИ третьей группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой группы, вторая .группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя импульсов и первыми входами элементов И четаертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены с входо регистра десятичного порядка, выход регистра знака десятичного порядка соединен с третьими входами элементов И третьей группы .и вторыми входа ки элементов И второй группы, второй вход регистров множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соединен с выходом блока памяти, вход которого соединен с выходом элементов И третьей группы. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР f 637808, кл. G 06 R 5/02, 197. 2, Авторское свидетельство СССР № 752323, кл. G Об F 5/02, 1978 (прототип).

ф1/г.2

ф1,.3

фиг

Риг.