Устройство для обучения Советский патент 1982 года по МПК G09B9/00 

(54) УСТРОЙСТВО ДЛЯ ОБУЧЕНИЯ

1

Изофетение относится к области автоматики и вычислительной техники, в частности к обучающим устройствам, и может быть использовано при изучении запоминающих устройств вычислительной техники.

Известно устройство, содержащее блок памяти, состоящий из элементов памяти, адресный и числовой блоки и позволяющее иа14енять состояние элементов памяти и производить индикацию этих состояний

Известно также устройство, содаржашее блок памяти, состоящий из элементов памяти, адресный н числовой блоки, и позволяющее исследовать физические процессы в блоке памяти при записи и считывании информации f 2 .

Наиболее близким к предлагаемому является устройство, содержащее блок памяти, состоящий из элементов памяти с двумя адресными входами, разрядным входом и выходом каждый, ащ)есный блок, числовой блок и бпюк программного управления, первый выход которого

соединен со входом адресного блока, второй выход- со вторым входом числового блока 3 .

Недостатком этсмго устройства является применение в блоке памяти неперестраиваемых элементе памяти, тесно связанных между собой, а также наличие жестких связей между блоками памяти и а;феснь1м и числовым блоками, что позволяет моделировать структуру

(О запоминающего устройства только одного типа на элементах памяти одной физической природы и исключает возможность изменения конфигурации блока памяти (количества ячеек памяти и их разряд15ность), при этом синтез блока памяти невозможен.

Цель из обретения-расширение дидактических возможносгей устройства, а также по-вышение эффективности обучения за счет

20 придания устройству способности изменения структуры.

Указанная цель достигается тем, что в устройство, содержащее блок памяти, 394 формирователь управляющих импульсов, первый выход которого соединен с в(о- дом формирователя адресов, а второй выход - с первым входом формирователя кодов числа, введены последовательно включенные блок изменения структуры изучаемого объекта и коммутатор, распределитель кодов и блок элементов И-ИЛИ, выход которого соединен с вторы входом формирователя кодов числа, первый вход - с выходом блока памяти, а второй вход - с вторым входом блока изменения структуры изучаемого объекта, третий выход которого подключен к первому входу блока памяти, а вход - к третьему выходу формирователя управляющих импульсов, первый вход распределителя кодов соединен с выходом формирователя кодов числа, второй вход - с четвертым выходом блока изменения структуры изучаемого объекта, а выход с вторым входом блока памяти, третий вход которого через коммутатор подклк чен к выходу формирователя адресов. Причем блок изменения структуры иг(учаемого объекта содержит последовательно включенные формирователь кода структуры и распределитель импульсов, выходы и ЙСОД которого являются COOT- ветственно выходами и входом блока. На фиг. 1 показана структурная схем предлагаемого устройства; на фиг. 2 принципиальная схема запоминающего элемента блока памяти. Устройство содержит формирователь 1 адресов, блок 2 памяти, состоящий из запоминакяцих элементов 3,формироввте|1Ь 4 кодов числа, формирователь 5 управля щих импульсов, коммутатор 6, распределитель 7 кодов, блок 8 элементов ИИЛИ, блок 9 иаленения структуры изучаемого объекта, состоящий, например, и формирователя 1О кода стучктуры и распределителя 11 импульсов.. Адресные, разрядные входы и разрядные выходы ка дого элемента 3 подключены к щинам 1 14 соответственно. Формирователь 5 пр назна ен для управления формированием и выдачей адресов и чисеЛ| формировани последовательности сигналов управления блоками устройства, зависящей от струк туры моделируемого запоминающего устройства., Элемент 3 вьшолнен Кфиг. 2) Hai основе известного триггера 15 со сложной входной логикой, имеющего два S-, связанных по И, один R -входы, синхронизируемые по С1, D-вход, синхронизируемый по С2, и содержит первый вухвходовой элемент И 16, входы котоого подключены к шине 12 и являются дресными входами элемента 3, а выход оединен с у- и С1-входами триггера 5, второй двухвходовой элемент И 17, ервый вход которого соехинен с въпсодаи триггера 15, второй вход - с выхоом первого элемента И, выход подклюен к шине 14 элемента 3. Шина 13 азрядного элемента подключена к D- и ервок 9-входам триггера 15, Второй -, R- и С2-входы триггера 15 обрауют управляющий вход элемента 3 и одключены к шинай 18-2О соответтвенно, соединенньп со вторым выходом лока 9. При синтезе блока памяти запоминающего устройства типа 3D адресные шины X блока 2 формируются путем коммутации между собой одного из адресных входов 12 нескольких элементов 3, а адресные шины У - путем коммутадия между собой других входов 12. Образованные шины X и У подключаются коммутатором 6 к формирователю 1. При синтезе блока памяти запоминающего устройства типа 2 J) формируются адресные щины только по одной из координат. Разрядные входные и выходные шины блока 2 памяти формируются путем ком1 1уташ1и шин 13 и 14 соответственно требуемых элементов 3. Распределитель 7 и блок 8 в соответствии с заданным типом структуры ббеспечивают требуемые подключения разрядных входов и выходов каждого элемента 3 к выходу и первому входу формирователя 4 соответственно.Комму- татор 6, распределитель 7 и блок 8 управляются сигналами распределителя 11, который, в свою очередь, управляется формирователем Ю. При этом конфигурация (количество ячеек памяти и их разрядность) синтезируемого блока памяти ограничивается соотношением , где т- количество ячеек памяти: Ц - разрядность ячеек памяти} N - общее количество элементов 3. При заданном Ы величина ги ограничена количеством выходов адресного блока и зависит от структуры синтезируемого ; запоминающего устройства, а величина ц ограничена количеством вторых входов числового блока. Предлагаемая схема элементов 3 позволяет модетшровать блоки памяти запоминающих устройств, собранные на элементах с разрушением информации при считывании, например, ферритовых сердечниках с прямоугольной петлей гистерезиса, и элементах, информация которы при считьюании не разрушается, наприме на тонких магнитных пленках. Для этого изменение режима работы элементов накопителя производится блоком изменения структуры изучаемого (объекта.

В режиме Считывание с разрушением после записи информации из некоторой ячейки блока памяти в числовой блок триггеры этой ячейки обвупя1сггся по шине 19. В этом {южиме запись (восстановление) информации в ячейку памяти производится по шине 13 элементов 3 с использсжанием их S -входов, для чего управляющий сигнал распределителя 11 подается по шине 18 на вторые 9-входы всех триггеров 15. Использование S-входа для записи информации в этом режиме определяется необходимостью моделирования этих запоминающих элементов, принципы работы которых позволяют производить в них запись только Koxia единицы.

В режиме Считывание без разрушения управляющий сигнал распределителя 11 подается не по шине 18, а по шине 20, обеспечивая запись новой информа ции без стирания старой путем использования при этом В-входа триггера 15. Устройство состоит из лицевой панели и электрической схемы. На лицевой панели изображена структурная схема устройства и размещены все гнезда, органы управления устройством и элементы индикации. Устройство работает следующим обра в соответствии с вариантом задания обучаемый устанавливает на датчиках формирователя 1О условные номера типа структуры, способа функционирования запоминающих элементсж и варианта конфигурации блока памяти. В соответствии с этими номерами распределитель 11 выдает сшределешяие комбинации сигналов на коммутатор 6, распределитель 7 и блок 8, которые обеспечивают заданные коммутации входов и выходов запоминающих элементов 3. В формирователе 5 обучаемый формирует требуемую последовательность сигналов и, изменяя адрера и числа, производит запись информации в блок 2 памяти и после;с 1сяцее ее считывание. Контроль правильности действий обучаемого прои

водятся путем сравнения запж:ываемой и считанной информации.

Предлагаемое устройство с расширенными фуншгаональными возможностями

позволяет моделировать структуры запоминающих устройств типов 2D и 31, выполненных на запоминающих с разрушением информации при считывании и без ее разрушения, синтезировать блок памитт

|Для этих структур различной кснф1гура|ции, что, увеличивая количество вариантов заданий, способствует индивидуализации о чення и повышенгао его эффективности.

ts

Формула изобретения

794 1198

Леявнградского политехнического инсти-3, Цифровые вычислительные машины,

тута имени Калинина, 1971, с. 105 -Под ред. Соловьева Г. И. М., Атомиздат,

118.19.77, с. 213-220 (прототип).