Арифметико-логическое устройство Советский патент 1982 года по МПК G06F7/38 

Изобретение относится к цифровой вычислительной технике и может быть использовано при проектировании арифметико-логических устройств малых ЭВМ Малые ЭВМ часто не содержат в системе команд операций умножения, деления, сдвигов на большое число разрядов, нормализации, что приводит к значительному увеличению времени выполнения программ, включающих указанные операции. Для повышения производительности комплексов на базе малых ЭВМ в их состав включается специальный вычислитель, аппаратно выполняющий указанные выше операции. Известно устройство для умножения и деления, содержащее блок синхронизации, блок управления, элементы И, первый и второй регистры операндов, сумматор, буферный регистр,:.блок фиксации положения запятой, счетчик циклов, блок анализа операндов, элементы ИЛИ, два триггера 11. Такое устройство не может выполнять такие операции, как сдвиг и нормализация операндов. Известно арифметическое устройство, содержач,ее регистр первого операнда, регистр второго операнда, регистр-накопитель, блок формирования знака результата и признака переполнения, регистр результата , регистр знака операндов, шину управления, три блока формирования позиционного признака непозиционного кода, блок умножения, блок деления, блок сдвига, регистр признака переполнения С2 , Недостатком этого устройства является большой объем оборудования. Наиболее близким к изобретению является арифметико-лргич ское устройство, содержащее регистры операндов, блок распространения переносов,, полусумматор, коммутаторы, блок элементов И, регистр результата и блок упрааления З. Это устройство не обладает достаточным быстродействием при его использовании для выполнения многотактных сдвигов. Целью изобретения является повыше ние быстродействия устройства. Цель достигается тем, что в арифметико-логическом устройстве, содержащем первый, второй и третий регист ры, первый, второй и третий коммутаторы, сумматор-вычитатель и блок управления, содержащий регистр слова состояния, регистр циклов и регистр операций, выход сумматора-вычитателя подключен к первым входам данных первого и второго коммутаторов, выходы которых соединены с входами пер вого и второго регистров соответственно, выход первого регистра подклюмен к первому входу данных третье го коммутатора, второй и третий вход данных которого подключены к выхо ам регистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатора подключен к первому входу сумматора-вычитателя, блок управления содержит первую, вторую и третью программируемые логические матри цы, входы первой из которых подключены к выходам регистра слов состоя ний, регистра циклов., сумматора-бычитателя, первого и второго регистров, регистра операций и к шине адреса устройства, выходы первой программируемой логической матрицы подключены к входам управления сумматора-вычитателя, первого, второго и третьего коммутаторов и входу регист ра операций, входы второй программируемой логической матрицы подключены к выходам первого, второго и третьего регистров, сумматора-вычитателя, третьего коммутатора, рег истра циклов, регистра слова состояния и регистра операций и к шине адреса устройствй, а выход соединен с входом регистра слова состояния, входы третьей программируемой логической матрицы подключены к выходу регистра оп раций и выходу регистра циклов, а выход соединен с входом регистра цик лов, выход второго регистра подключе к четвертому входу данных третьего коммутатора и второму входу данных второго коммутатора, второй вход дан

иых первого коммутатора подключен к выходу первого регистра, выход третьего коммутатора подключен к выход

Вход 55 программируемой логической матрицы 10 соединен с шиной 56 адре-. са устройства и входом 57 програм34ной шине данных устройства и входу третьего регистра, выход которого подключен к второму входу сумматоравычитателя, входная шина данных устроиства подключена к пятому входу данных третьего коммутатора и входу регистра циклов. На чертеже изображена блок-схема ар 1фметико-логического устройства. Устройство выполнено следующим образом. Выход 1 регистра 2 подключен к входу 3 данных коммутатора k, входу 5 данных коммутатора 6, входу 7 программируемой логической матрицы 8, входу 9 программируемой логической матрицы 10. Выход 11 коммутатора 6 соединен с выходной шиной 12 данных устройства, входом 13 регистра 1, входом 15 сумматора-вычитателя 16, входом 17 программируемой логической матрицы 8. Выход 18 регистра И соединен с входом 19 сумматора-вычитателя 16, входом 20 программируемой логической матрицы 8. Выход 21 сумматоравычитателя 16 соединен с входом 22 данных коммутатора , входом 23 данных коммутатора 2, входом 25 программируемой логической матрицы 8, входом 26 программируемой логической матрицы 10. Выход 27 коммутатора k соединен с входом 28 регистра 2. Выход 29 коммутатора 2 соединен с входом 30 регистра 31, выхой 32 которого соединен с входом 33 данных коммутатора 6, входом 3 данных коммутатора 2k, входом 35 программируемой логической матрицы 8, входом 36 программируемой логической матрицы 10, входная шина 37 данных соединена с входом 38 коммутатора 6, входом 39 регистра kO циклов. Вход 39 регистра 40циклов соединен также с выходом 41программируемой логической матрицы 42, вход 43 которой соединен с выходом 44 регистра 40 циклов, входом 45 данных коммутатора 6, входом 46 программируемой логической матрицы 8, входом 47 программируемой логической матрицы 10. Выход 48 программируемой логической матрицы 8 соединен с входом 49 регистра 50 слова состояния, выход 51 которого соединен с входом 52 программируемой логической матрицы 8, входом 53 программируемой логической матрицы 10 и входом 5 данных коммутатора 6, мируемой логической матрицы 8. Выходы 58-62 программируемой логической матрицы 10 соединены соответс.твенно с-входом управления 63 сумматора-вычитателя 16 входом управления б коммутатора Л, входом управления 65 коммутатора 2k, входом управления 66 коммутатора 6, входом 67 регистра 68 операций, выход б9 к торого подключен к входу 70 программируемой логической матрицы 10, вхо ду 71 программируемой логической ма рицы 8 и входу 72 программируемой логической матрицы 42. Программируемые логические матрицы 8, 10 и 2 и регистры 40, 50 и 68 образуют блок 73 управления. Данное устройство подключается к центральному процессору ЭВМ на правах внешнего устройства с помощью универсальной магистрали связи. В наборе линий магистрали связи имеют ся шина адреса и шина данных. Центральный процессор устанавливает на шине адреса магистрали связи адрес регистра и производит с ним обмен информацией по шине данных. Работа устройства на примере выполнения наиболее часто используемой операции в программах с плавающей запятой - операции нормализации числа. На шине 56 адреса устанавливается адрес регистра 2, а на входной шине 37 данных - операнд, при этом программируемая логическая матрица 10 формирует на своих выходах 61, 58 и 59 управляющие сигналы, настра ивающие коммутатор 6, сумматор-вычитатель 16 и коммутатор 4 соответственно на пропуск информации с входно шины 37 данных на вход 28 регистра 2, где происходит ее запоминание. На шине 5б адреса устанавливается адрес регистра 31, а на входной шине 37 данных - операнд. Программируемая логическая матрица 1Q формирует на своих выходах 61, 58 и 59 управляющи сигналы, настраивающие коммутатрр 6, сумматор-вычитатель 16 и коммутатор 2 соответственно на пропуск информации с входной шины 37 данных на вход 30 регистра 31 где происходит запоминание информации. Таким об разом регистр 2 содержит младшую час числа, а регистр 31 - старшую часть числа. Затем на шине 56 адреса устанавливается адрес операции, подлежащей исполнению (в данном случае опеЭрации нормализации). Программируемая логическая матрица 10 формирует на своем выходе 62 признак операции нормализации, который запоминается в регистре 68 операций. Программируемая логическая матрица 8 в соответствии с содержимым регистров 2 и 31, а также адресом выполняемой операции формирует на своем выходе код, который запоминается в регистр-з 50 слова состояния Регистр 0 циклов сбрасывается в ноль. В результате установки на выходе 69 регистра 68 признака операции нормализации программируемые логические -матрицы 10, 8 и «2 через входы 70, 71 и 72 соответственно настраиваются на выполнение алгоритма нормализации числа. При этом на выходах 59 и 60 программируемой логической матрицы 10 формируются управляющие сигналы, обеспечивающие сдвиг информации, поступающей на входы 3 и 3 коммутаторов Ц и 2k соответственно на один разряд влево. Сдвинутая информация поступает непосредственно с выходов коммутаторов Ц и 2 на соответствующие входы 28 и 30 регистров 2 и 31j где запоминается. Описанный процесс сдвига информации в регистрах 2 и 31 продолжается до тех пор; пока число не признано нормализованным. После каждого сдвига информации в регистрах 2 и 31 программируемая логическая матрица 8 производит анализ состоя ния разрядов этих регистров и подготавливает на выходе 8 соответствующий код, который запоминается в регистре 50. На вход k3 программируемой логической матрицы k2 после сдвига операнда поступает, информация о текущем состоянии регистра 0 циклов, на основании которой (а также с учетом признака выполняемой операции, поступающего на вход 72) на выходе kl программируемой логической матрицы k2 формируется код нового состояния регистра 40 циклов, представляющий собой число произведенных сдвигов. В момент времени, когда число становится нормализованным, программируемая логическая матрица 8 формирует признак кйнца операции, 1РОИЗВОДИТСЯ сброс регистра 68 операций в исходное состояние. Таким образом, после выполнения устройством . операции нормализации регистры 2 и 31 содержат нормализованный операнд (мантиссу числа), peгиtтp tO циклов информацию о количестве произведенны сдвигов, регистр 50 слова состояния содержит информацию о текущем состоя нии регистров 2 и 31. При выполнении устройством операций сдвига, умножения и деления загрузка операндов в регистры 2 и 31 произвсздится аналогично излс кенному. При выполнении операции деления (умножения) делител (множимое) заносится непосредственно с выхода 11 коммутатора 6 в регистр Т, который сохраняет записанный код числа в процессе выполнения операции. Управление вычислительным процессом в ходе выполнения операций производится так же, как и при выполнении операции нормализации, программируемыми логическими матрицами 8, 10 и 42.в соответствии с признаком операции, записанным в регистре 68 операций. Наличие в устройстве возможности непосредственной передач информации с выходов регистров 2 и 3 на соответствующие им вхоДы 3 и 3 коммутаторов 4 и 2 соответственно позволяет с максимальным быстродействием (минуя коммутатор 6 и сумматор-вычитатель 16) осуществлять реверсивные сдвиги информации в регистрах 2 и 31, что особенно важно при выполнении операций сдвиги и нор мализации. Введение в блок управления программируемых логических матриц позво ляет осуществлять гибкое управление вычислительным процессом, существенно увеличивает быстродействие устройства за счет создания одноступенчатых логических структур. Формула изобретения Арифметико-логическое устройство, содержащее первый, второй и третий регистры, первый, второй и третий ко мутаторы, сумматор-вычитатель и блок управления, содержащий регистр слова состояния, регистр циклов и регистр операций, выход сумматора-вычитателя подключен к первым входам данных первого и второго коммутаторов, выхо ды которых соединены с входами перво го и второго регистров соответственно, выход первого регистра подключен к первому входу данных третьего коммутатора, второй и третий входы данных которого подключены к выходам регистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатора подключен к первому входу сумматоравычитателя, отли чающееся тем, что, с целью повышения быстродействия, блок управления содержит первую, вторую и третью программируемые логические матрицы, .входы первой из которых подключены к выходам регистра слова состояния, регистра циклов, сумматора-вычитателя, первого и второго регистров, регистра операций и к шине адреса устройства, выходы первой программируемой логической матрицы подключены к входам управления сумматора-вычитателя, первого, второго и третьего коммутаторов и входу регистра операций, входы второй программируемой логической матрицы подключены к выходам первого, второго и третьего регистров, сумматора- вычитателя, третьего коммутатора, регистра циклов, регистра слова состояния и регистра операций и к Шине адреса устройства, а выход соединен с входом регистра слова со тояния. Входы третьей программируемой логической матрицы подключены к выходу регистра операций и выходу регистра циклов, а выход соединен с входом регистра циклов, выход второго регистра подключен к четвертому входу данных третьего коммутатора и второму входу данных второго коммутатора, второй вход данных первого коммутатора подключен к выходу первого регистра, выход третьего коммутатора подключен к выходной шине дайных устройства и входу третьего регистра, выход котсчрого подключен к второму входу сумматора-вычитателя, входная шина данных устройства подключена к пятом-у входу данных третьего коммутатора и входу регистра циклов. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 600555, кл. G Об F 7/52, 1975. 2.Авторское свидетельство СССР № 601689,. кл. G 06 F 7/38, 1975. 3.Авторское свидетельство СССР № , кл. G 06 F 7/38, 1975 (прототип).