Устройство для контроля функционирования интегральных схем памяти Советский патент 1982 года по МПК G01R31/28 

Изобретение относится к электронной промышленности и может быть . использовано для функционального контроля интегральных схем с высоким уровнем интеграции, в частности больших интегральных схем оперативных запоминающих устройств 1БИС ОЗУ), а также для их испытаний при массовом произ.водстве, когда необходимо производить контроль функционирования большого числа однотипных схем, проходящих испытания под электрической нагрузкой.

Известны устройства для контроля функционирования интегральных схем, осуществляющие проверку по принципу годен-брак, В них формируется определенная кодовая информация - программа проверки, которая передается на испытуемую схему, а поступающая с функционирующей схемы информация сравнивается с ожидаемой , содержащейся в программе проверки. Совпадение поступающей информации с ожидаемой характеризует работоспособность испытуемой схемы на заданной рабочей частоте, т.е. способность выполнять на этой частоте Заданные логические операцииtl3,Г2

и Ез1.

Указанные устройства универсальны, могут осуществлять проверку.функционирования различных логических 5 ВИС, но имеют низкую производительность, так как с их помощью одновременно можно осутдествлять проверку толь,ког одной БИС ОЗУ.

Q Наиболее близким техническим решением к предлагаемому является устройство, которое содержит подключающее устройство для включения испытуемой схемы, блок задания входных воздействий, компаратор данных, соединенный по входам с блоком зещания ожидаемой информации, подключающим устройством и блоком управления, котЬрый подключен к блоку задания

2Q ожидаемой информации и к ЭВМГ4.

Недостатком известного устройства также является низкая производительность контроля функционирования схем, особенно медленно работающих .ВИС ОЗУ с высокой информацион25ной емкостью. Например, для ОЗУ емкостью 4096 бит продолжительность проверки одной схемы на частоте 1 МГц в зависимости от алгоритма проверки, определяющего достовер30ность контроля, составляет от 34 с

до 17 ч. При массовом контроле такие затраты времени недопустимы.

Цель изобретения - обеспечение . возможности одновременного контроля п схем памяти и повышение тем самом производительности устройства.

Поставленная цель достигается тем, что в устройство дополнительно введены п-1 подключающих устройств, п буферных каскадов, п-1 компараторов данных и п регистров памяти результатов контроля, причем подключающие устройства через буферные каскады соединены с выходом блока задания входных воздействий, а также с входами компараторов данных, которые вторыми парал тельно соединенными вход-ами подключены к выходу блока задания ожидаемой информации, третьими, также параллельно соединенными входами - к йыходу блока управления, а выходами соединены через регистры памяти результатов контроля с соответствующими входами блока управления.

Такое устройство позволяет осуществлять проверку функционирования одновременно п БИС ОЗУ вместо одной, увеличивая производительность оборудования в п раз.

На чертеже прегдставлена блок-схема предлагаемого устройства для контроля функционирования интегральных схем памяти.

Устройство содержит подключающие, устройства 1, ...1 для подключения п контролируемых схем, буферные каскады 2, ...,2„ , предназначенные для усиления согласования и развязки входных сигналов с блока 3 задания входных воздействий, компараторы 4, ..4,4fi данных (по количеству контролируемых cxeMj, блок 5 задания ожидаемой информации, регистры 6.,,...,б Памяти результатов контроля, служащие для хранения информации о результатах проверки каждой схемы, блок 7 управления и ЭВМ 8. На чертеже для простоты понимания предлагаемого решения не показаны режимные источники питания, коммутаторы выводов испытуемых БИС, устройства согласования уровней (БИС - тpaнcлятp ры сигналов), бЛок формирования рабочей частоты и строб-импульсов, блок формирования адресных сигналов.

Устройство работает следующим образом.

Контролируемые БИС ОЗУ помещаютсяв подключающие устройства 1, ...,1, Из ЭВМ 8 через блок 7 управления в елок 3 задания входных воздействий и блок 5 ожидаемой информации заносятся данные, необходимые Для выполнения программы контроля в зависимости от типа контролируемой ВИС и выбранного алгоритма. После ввода программы контроля из ЭВМ 8 коды информационных частей команд преобразуются в необходимые аналоговые сигналы. По команде ЭВМ Начало контроля формируется адрес начальных ячеек контроля БИС, в память которых с блока 3 задания входных воздействий параллельно через буферные каскады 2, ...,2„ заносится требуемая контрольная последовательность сигналов. Занесенная в ячейки памяти БИС контрольная последовательност сигналов подается на один из входов компараторов 4,...,4 данных на вторые входы которых параллельно подается контрольная последовательность сигналов ожидаемой информации с блока 5 задания ожидаемой информации. Компараторы 4,...,4f, данных сравнивая входную и ожидаемую информацию, формируют сигналы результаты сравнения, которые записываются в регистры б,...,б памяти результата контроля. Пройдя, таким образом, последовательно все ячейки памяти контролируемых БИС, регистры памяти результата контроля получают и хранят полную информацию о результатах проверки. По окончании контроля полученная информация через блок 7 управления последовательно с каждого регистра считывается в ЭВМ 8.

В данном устройстве по сравнению с известным благодаря введению новых элементов, которые привели к небольшому его усложнению, существенно повышена производительность основного дорогостоящего оборудования и эффективность его использования.

Формула изобретения

Устройство для контроля функционирования интегральных схем памяти, содержащее подключающее устройство для включения испытуемой схемы,блок задания входных воздействий, компаратор данных,.соединенный по входам с блоком задания ожидаемой информации, подключающим устройством и блоком управления, который подключен к блоку задания ожидаемой информации и к ЭВМ, отличающееся тем, что, с целью обеспечения возможности одновременного контроля п схем памяти и повышения производительности, в него дополнительно введены п-1 подключающих устройств, п буферных каскадов, п-1 компараторов данных и п регистров памяти результатов контроля, причем подключающие устройства через буферные каскады соединены с выходом блока задания входных воздействий, а также с входами компараторов данных, которые вторыми параллельно соединенными входами подключены к выходу блока задания ожидаемой информации,третьими, также параллельно соединенными входами - к выходу блока управления,

а выходами соединены через регистры памяти результатов контроля с соответствукядими входамн блока управлени

Источники информации, принятые во внимание при экспертизе

1. Валиев З.К. и др. Методы контроля полупроводниковых ОЗУ, Электронная промышленность, 1974, № 7, с. 12.

2, Богородицкий Л.А. и др, Многопо.стовой комплекс Элекон-СД Электронная прсмышлённость, 1975, 1, с.24-35.

3.Вальков В,М., Ажаткин Д.И. Принципы построения автоматизированных систем контроля БИС- Электронная промышленность, 1973, 2, с, 68-74.

4,Данилин Н.Н,, Попель Л.М, Установка функционального контроля БИС ОЗУ Элекон Ф-ЗУ, - Электронн.ая промылленность, 1977, 2,

с. 20-24 .(прототип) .