Устройство функционального контроля интегральных схем с функцией памяти Советский патент 1980 года по МПК G01R31/28 

объединен с первым входом регистра данных, а вторые входы названных регистров также объединены и подключе:ны к выходу логического блока, связанного с регистром начального адреса. Кроме того, с логическим блоком связана внутренняя комбинированная управляющая память, состоящая из ОЗУ, ПЗУ и системы управлени внутренней памятью. Устройство может иметь связь с электронно-вычислителной машиной 2 ,

Недостатком известного устройства является относительно низкая скорость контроля отдельных ячеек БИС ОЗУ, связанная с тем, что при формировании кодовой последовательности (программы проверки) управление регистрами адреса и данных осуществля(ется непосредственно управляющей памятью, В результате время контроля каждой ячейки ОЗУ складывается из времени выборки команды из ЗУ управляющей памяти и времени обработки выбранных команд в логическом блоке, которые составляют соответственно около 40 и 30 наносекунд, т.е максимальная частота функционального контроля не превышает 15 МГц.. Кроме того, наличие внутренней комбинированной управляющей памяти, состоящей из целого ряда блоков, значительно усложняет устройство.

Цель изобретения - повышение частоты контроля и упрощение устройства

Поставленная цель достигается тем, что в блок формирования адресов введены два счетчика, многовходовая схема ИЛИ и две мЯоговходовые схемы И, при этом первые входы счетчиков объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы разде 7ьно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами компаратора адресов соответствующих многовходовых схем И, и через многовходовую схему ИЛИ, управляемую логическим блоком, - со входами регистра задания адреса,, а выход каждой схемы И раздельно подключен к логическому блоку.

Такое устройство позволяет реализовать практически все широко используемае в настоящее время алгоритмы контроля БИС ОЗУ (галопирование, галопирование по столбцам, галопирование с восстановлением записи, бегущий О, или бегущая , маркировка, ходьба и др.) при существенном повышении скорости Контроля каждой ячейки памяти, а также упростить само устройство за счет исключения целого ряда блоков.

На чертеже представлена блок- схема устройства.

Устройство содержит контактное устройство 1 для подключения контролируемой БИС ОЗУ, блоки 2 и 3 формирования адресов и данных контролируемой БИС соответственно, компаратор адресов 4, синтезатор 5 частот, предназначенный для формирования Q тактовых импульсов с заданным периодом следования, логический блок 6, осуществляющий координацию работы узлов устройства, формирователь 7 управляющих сигналов и стробимпульсов, согласующее устройство 8 и ЭВМ 9. Блок 2 формирования адресов предназначен для выбора необходимых ячеек контролируемой схемы, в которые посредством блока 3 формирования данных заносится контрольная

0 информация. Елок 2 формирования адресов содержит регистр 10 начального адреса, предназначенный для хранения адреса начальной ячейки контроля, счетчики 11 и 12, схемы И 13,14,

5 схему ИЛИ 15 и регистр 16 задания адреса ячейкам памяти контролируемой БИС. Вход регистра 10 начального адреса подключен ко входам синте- . затора частот 5 и логического блока

0 б,, а также к выходу согласующего

устройства 8. Выход регистра 10 начального адреса подключен к первым входам счетчиков 11 и 12, вторые, синхронизирующие входы которых объединены и подключены к выходу синтезатора частот 5, третьи, управляющие входы счетчиков 11 и 12, раздельно подключены к выходам логического блока 6. Выходы счетчиков 11 и 12 раздельно соединены со входами компаратора адресов 4, схемы ИЛИ IS и входами схем И 13,14 соответственно, выходы которых соединены с раздельными входами логического блока 6. Один из выходов логического блсзка б

5 подключен к управляющему входу схеNttJ ИПИ 15, выходы которой соединены со входами регистра 16 задания адреса, подключенного выходами к контактному устройству 1. Блок 3 формирования данных содержит регистр 17 данных, предназначенный для передачи информации на контролируемую БИС, регистр 18, осуществляющий хранение инверсной информации, и компаратор 19

г данных,осуществляющий сравнение регшьно получаемой .информации, поступающей с контролируемой БИС с ожидаемой,поступающей с регистра 18, Синхронизирующие входы регистров 17,18 объеди«ены и подключены к синтезатору частот 5 и синхронизирующему входу регистра 16 задания адреса, вторые входы, управляющие, также объединены и подктаочены к логическому блоку 6. Выход регистра 17 данных подключен

5 к контактному устройству 1, а выход

регистра 18 хранения инверсной информации соединен со входом компаратора 19 данных, который связан с ЭВМ 9 через согласующее устройство 8, имеющее двухстороннюю связь с ЭВМ 9 и предназначенная для приема с ЭВМ j программы контроля и распределения ее в соответствующие узлы устройства (в логический блок 6, синтезатор 5 частот и регистр 10 начального адреса), а также для передачи в Q ЭВМ 9 результатов контроля, поступающих с компаратора 19 данных. Формирователь 7 управляющих сигналов и стробимпульсов предназначен для формирования из сигнала тактовой .. частоты, поступающего с выхода сиитезатора 5 частот, и сигнала сопровождения (. Запись, поступающегос логического блока б, импульса, параметры которого определяются паспортными данными контролируемой БИС 20

И по которому в режиме записи заносится информация в ячейки БИС ОЗУ) по связи выхода формирователя 7 с контактным устройством 1. В режиме считывания информации из сигналов 25 тактовой частоты и-сигнала сопровождения Считывание формирователем

7формируется импульс, стробирующий прием информации в компаратор 19 данных из контактного устройства 1 30 и сравнения этой информации с ожидаемой. По связи выхода форт ирователя 7 со входом компаратора данных

19 этос сигнал поступает на компаратор.. 35

Работа устройства заключается в следующем.

Контролируемое БИС ОЗУ помещается в контактное устройство 1. Из ЭВМ 9 через согласующее устройство 8 Q в узлы и блоки устройства заносятся данные, необходимые для выполнения программы контроля, в зависимости от типа контролируемой БИС.

8синтезатор частот 5 заносятся дан- с ные о скорости функционального контроля, т.е. задается период и частота следования тактовых импульсов,

в логический блок б - данные в виде контрольной последовательности «Q сигналов, положении стробимпульсов (последнее передается в формирователь 7 управляющих сигналов и стробимпульсов) в регистр 10 - начальный адрес контролируемой ячейки БИС j в блоки режимных источников питания 55 (на чертеже не показаны) - данные о величине контрольных сигналов и т,д.

После ввода программы контроля из ЭВМ 9 в соответствующие узлы устройства коды информационных частей 60 команд преобразуются в этих устройствах в необходимые аналоговые сигналы. Затем ЭВМ 9 выдает команду начало контроля , по получении которой из регистра 10 начального адре- 65

748303

са в счетчики 11 и 12 заносится адрес начальной ячейки контроля БИС и формируется требуемая контрольная последовательность, согласно которой в ячейке памяти контролируемой БИС ОЗУ записывается информация: или уровень О или уровень . При этом логический блок б формирует сигнал разрешения счета одному из счетчиков 11 и 12; сигнал разрешения прохождения через схему ИЛИ сигнала с выхода того счетчика, которому разрешен счет, на вход регистра 16 задания адреса; сигнал разрешения записи данных в выбранные ячейки контролируемой БИС ОЗУ из блока 3 формирования данных. Этот сигнал поступает с выхода Логического блока 6 на объединенные управляющие входы регистров 17 и 18 блока 3. Занесение адреса начальной ячейки контроля в регистр 16 задания адреса блока 2 и занесение данных в регистр 17 данных блока 3 осуществляется по поступлении первого тактового импульса с. выхода синтезатора 5 частот на входы названных регистров. По сигналам с выходов синтезатора5 частот и логического блока 6, поступающим на входы формирователя 7 управляющих сигналов и стробимпульсов, последний формирует импульс, который подается с выхода формирователя 7 на контактное устройство 1 с контролируемой БИС и по которому в ячейки памяти БИС, выбранные посредством блока 2 формирования адресов, записывается информация О .или из регистра 17 данных блока 3, управляемого выходным сигналом логического блока 6. По поступлении первого тактового импульса с выхода синтезатора частот на входы счетчиков 11,12 содержимое счетчика, которому разрешен счет, увеличивается на единицу и тем самзьлм подготавливается выбор адресов следующей ячейки. По выработкеследующего тактового импульса осуществляется занесение подготовленного адреса следующей ячейки контроля в регистр 16 задания адреса, занесение данных (контрольной информации) в регистр 17 данных, а затем - запись информации в следующую ячейку памяти испытуемой БИС. Таким образом, запись информации происходит до тех пор, пока схема И, связанная с тем счетчиком, которому разрешен счет, не вырабатывает сигнал о проведении записи информации в последнюю ячейку. Этот сигнал поступает на вход логического блока 6. По поступлении с выхода синтезатора 5 частот тактового импульса логический блок 6 прекращает проведение записи информации, устанавливая своим выходным .сигналом счетчик в состояние, соответствующее адресу начальной ячейки

748303 Коятроля, При этом на выходах счетчикрв 11 и 12 устанавливается равен во кодов адресов, что фиксируется компаратором 4 адресов. Последний вырабатывает сигнал, соответствующи окончанию зиписи информации в ячейки памяти контролируемой БИС. Этот сигнал поступает в логический блок 6, который , в свою очередь, формирует сигнал резрешения считывания. Последний поступает на вход формирователя 7 управляющих сигналов и стробимпульсов, который формирует для компаратора 19 данных импульс, бтробирующий прием информации из контактного устройства с выхода испытуемой БИС ОЗУ. Контрольная инфор мация из ячейки памяти иёпытуёмЬЙ БИС сравнивается в компараторе данных 19 с ожидаемой, занесенной из логического блока 6 в регистр 18 хр нения информации, и результат сравнения передается через согласующее устройство 8 в ЭВМ 9. Контроль ячее осуществляется в соответствии с кон рЪпъцоК пЬслёДЙвательностью, котора в режиме считывания информации формируется аналогичным образом. Генерирование контрольной последователь ности в режиме считывания происход до тех пор, пока схема И не вырабатывает Сигнал о проведении контроля последней ячейки. По этому сигналу логический блок 6 с приходом тактового импульса синтезатора 5 частот формирует сигнал окончание контро , по которому устройство возвра щается в исходное состояние. В описанной выше последовательно ти работает данное устройство при реализации любого из перечисленных ранее алгоритмов контроля БИС ОЗУ. Для пояснения работы введенных в устройство блоков и более ясного по нимания существенных отличий данного устройства от известного рассмот , РИМ Детально работу устройства при реализации конкретного алгоритма контроля ОЗУ галопирование (ино да его называйт скачущий скачущая Ч). После окончани процесса установки элементов памяти контролируемой БИС ОЗУ в одинаковое начальное состояние, что фиксируетс компаратором адресов 4 происходит следующее. Сигнал с выхода компаратора 4 адресов через логический блок б поступает на входы регистров 17,18, которые изменяют свою информацию с прямой на инверсную. Информация с регистра 17 посредством формирователя 7 управляющих сигналов и стробимпульсов записывается в ячейку с начальным адресом (в пёрвую „ ячейку) , Затем логический блок. б формирует сигнал разрешения считы ваНйя информации. При этом счётчик 11 увеличивает свое содержимое на

8 единицу и тем самым устанавливает сЩрёс второй ячейки контроля, а счетчик 12 сохраняет свое состояние, соответствующее адресу начальной (первой) ячейки контроля. Логический блок 6 выдает сигнал для многовходовой cxeNtJ ИЛИ 15, согласно которому последняя разрешает прохождение через регистр адреса 16 на контролируемую БИС адреса второй ячейки контроля с выходов 11 счетчика. Компаратор 19 данных осуществляет сравнение информации, поступающих из блока 6, через регистр 18, и из второй ячейки, контролируемой БИС, тем самым осуществляя ее контроль. По окончании считывания информации из второй Ячейки блок б запрещает счет счетчикам 11 и 12, разрешает прохождение на контролируемую БИС через схему ИЛИ 15 адреса первой ячейки контроля с выходов счетчика 12. Аналогичным образом контролируется первая ячейка. Затем блок 6 дает разрешение на увеличение содержимого счетчика 11 на единицу, что соответствует устанонлению на его выходах третьей ячейки. Процесс считывания таким же ое разом повторяется с третьей и первой, четвертой и первой и т.д. ячейками до момента, пока на выходах счетчиков 11 и 12 не установится равенство кодов, которое фиксируется компаратором 4 адресов. Содержимое счетчиков 11 и 12 увеличивается на единицу, производится перезапись в первую и вторую ячейки прямой и инверсной информации соот- . ветственно. При этом на выходах счетчиков 11 и 12 устанавливаются адреса третьей и второй ячеек контроля соответственно. Происходит процесс считывания с третьей и йторой, четвертой и второй и т.д. ячеек. Процесс формирования алгоритма галопирование происходит до тех пор, пока схемы И 13, 14 не зафиксируют заполнение счетчиков 11, 12, что соответствует установлению на их выходах адреса последней ячейки контроля. Сигналы с выходов схем И 13, 14 поступают в логический блок 6, который с приходом тактового импульса с синтезатора частот формирует сигнал окончание контроля . Сравнение данного устройства с известным показывает, что оно позволяет значительно повысить частоту контроля (более, чем в два раза) за счет исключения из времени контроля каждой ячейки памяти времени, необходимого для выборки команд из ЗУ и ПЗУ 1Е омбинированной управляющей пгиияти, исключить саму управляющую память, которая состоит из большого числа блоков, и тем самым существенно упростить устройство.