Устройство управления памятью Советский патент 1982 года по МПК G06F13/06 

(54) УСТРОЙСТВО УПРАВЛЕНИЯ ПАМЯТЬЮ

Изобретение относится к вычислительной технике, а именно к устройствам управления памятью.

Известно устройство управления памятью, содержгицее запоминающие блоки, сумматор и блок управления fl.

Известно устройство управления памятью 2.

Однако извес1ное устройство имеет недостаточное быстродействие, так как оно допускает только одно обращение за один такт-запись или чтение. Выполнение каждой операции требует в общем случае три такта: чтение первого операнда, чтение второго операнда и запись результата.

Цель изобретения - увеличение производительности устройства.

Поставленная цель достигается тем, что в устройство управления памятью, содержащее запоминающие блоки и адресные ког- мутатори, выходы которых соединены с адресными входами запоминающих блоков, а также сумматор и первый коммутатор чтения операнда, выход которого соединен с первым входом сумматора, введены второй коммутатор чтения операнда, регистры первого и второго дескрипторов, дешифратор адреса записи

дескрипторов и два коммутатора чтения дескрипторов, причем первый и второй входы управления чтением устройства соединены соответственно с управляющими входами первого и второго кo 1мyтaтopoв чтения дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управления записью устройства

10 подк.гпочен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов, выход которого подсоединен к управляющим входам регистров первого и второго дескрипторов, выходы которых подклю15чены к информационным входам соответственно первого и второго коммутаторов чтения дескрипторов, выходы Которых соединены с информационными

20 входами Соответственно регистров первого и второго дескрипторов и с управляющими входами соответственно первого и второго коммутатора чтения операндов, а также первой и второй пар адресных коммутаторов и запоми25нающих блоков, выход вторюго коммутатора чтения операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминающих блоков, при этом

30 выходы комглутаторов чтения операндов являются выходами устройства, а выходы запоминающих блоков соедине ны с информационными входами коммутаторов чтения операндов. На чертеже приведена функциональ ная схема предлагаемого устройства. Устройство содержит запоминающие блоки 1,1 - 1,4 .и Адресные коммутаторы 2,1 - 2,4, выходы которых соединены с адресными входами 3 запоми нающих блоков 1, а также суматор 4 и первый коммутатор 5 чтения операн да. Выход коммутатора 5 соединен с первым входом 6 сумматора 4. Устройство содержит также второй коммутатор 7 чтения операнда, регистр 8 первого, дескриптора,регистр второго дескриптора, дешифратор 10 адреса записи дескрипторов и коммутаторы 11 и 12 чтения дескрипторов. Первый вход 13 и второй вход 14 управления чтением устройства соединены соответственно с управляющими входами 15 и 16 коммутаторов 11 и 1 и первыми входами 17 и 18 первЪй и второй пар коммутаторов 1,1-1,4. Вход 19 управления записью устройст ва подключен к вторым входам 20 ком мутаторов 1,1-1,4 и входу 21 дешифратора 10. Выход дешифратора 10 под соединен к управляющим входам 22 регистров 8 и 9. Выходы регистров 8 и 9 подключены к информационным входам 23 соответственно коммутаторов 11 и 12. Выходы коммутаторов 11 и 12 соединены с информационными входами 24 и 25 соответственно регистров 8 и 9 и с управляющими входами 26 и 27 соответственно коммута торов 5 и 7, а также управляющими входами 28 и 29 первой и второй пар адресных коммутаторов 1,1-1,4 и зап минающих блоков 2,1-2,4. Выход коммутатора 7 подключен к второму вход 30 сумматора 4, выход которого соединен с информационными входами 31 блоков 2,1-2,4. Выходы блоков 2,1-2 соединены с информационными входами коммутаторов 5 и 7. Выходы комму таторов 5 и 7 являются выходами уст ройства. Регистр 8 служит для хранения первого дескриптора Д1, регистр 9 - для хранения второго деск риптора Д 2. Дескрипторы Д1 и Д 2 имеют следующий смысл (для каждого адреса ЗУ дескрипторы указывают): информация находится впервом блоке 2,1 . информация находится во вто ром блоке 2,2 информация находится в трет ем блоке 2,3 информация находится в четвертом блоке 2,4 Устройство работает следующим об разом. В каждом такте по входам 13, 14 и 19 одновременно выдаются два адреса чтения и адрес записи. По адресам чтения производится выборка двух дескрипторов Д1, Д 2 на выходах коммутаторов 11 и 12, определяющих размещение информации в запог-данающих блоках. Эти дескрипторы воздействуют на управляющие входы блоков 2,1-2,4 и обеспечивают считывание информации по первому адресу Л1 на выходе коммутатора 5 и по второму адресу А2 на выходе коммутатора 7. Одновременно дескрипторы Д1 и Д 2 обеспечивают запись результата предыдущей операции с выхода сумматора 4 в незанятые чтением блоки 2. При этом формируются дескрипторы 7Д1, 7Д2, указывающие размещение информации по адресу А 3. Эти дескрипторы заносятся в соответствующие разряды регистров 8 и 9 по адресу А 3. Таким образфм, обеспечивается одновременное обращение по трем адресам Al -. Л 3 в каждом такте работы устройства, а именно два чтения и одна дублированная запись в незанятые чтением блоки 2. Очевидно, что структура устройства исключает возможность конфликтных обращений к блокам 2. Рассмотрим пример. Пусть по адресу Al считывается дескриптор Д1 О и по адресу А2 - дескриптор Д 2 1. Эти дескрипторы указывают, что первый операнд находится в первом блоке 2,1, а второй операнд - в четвертом блоке 2,4. Дескриптор Д1 обеспечивает прохождение адреса чтения Al в блок 2,1; по входу 29 этого блока определяет режим чтения, а по входу 26 коммутатора 5 обеспечивает формирование первого операнда на выходе блока 2,1. Соответственно дескриптор Д 2 обеспечивает прохождение ещреса чтения А 2 в блок 2,4-, по входу 29 этого блока определяет режим чтения и по входу 27 коммутатора 7 обеспечивает выдачу второго опе ранда с выхода блока 2,4. Одновременно результат предыдущей операции поступает с выхода сумматора 4 по входам 31 в блоки 2,2 и 2,3 на запись. При этом дескрипторы Д1 и Д2 обеспечивают прохождение адреса записи А 3 на входы этих блоков, а по входам 29 определяют режим записи в блоки 2,2 и 2,3. Наконец, по адресу А 3 производится занесение новых дескрипторов 7Д1, 7Д2 по адресу А 3 в регистры 8 и 9. На этом цикл работы устройства заканчивается. Таким образом, применение предлагаемого устройства позволяет увеличить его производительность. Формула изобретения Устройство управления памятью, содержащее запоминающие блоки и адресные коммутаторы, выходы которых соединены с адресными входами запом нающих блоков, а также сумматор и первый коммутатор чтения операнда, выход которого соединен с первым входом сумматора, отличающ е е с я тем, что, с целью увеличения производительности устройства оно содержит второй коммутатор чтения Операнда, регистры первого и вт рого дескрипторов, дешифратор адреса записи дескрипторов и два коммутатора чтения дескрипторов,причем первый и второй входы управления чтением устройства соединены соответственно с управляющими входами первого и второго коммутаторов чтения дескрипторов и первыми входами первой и второй пар адресных коммутаторов, вход управления записью устройства подключен к вторым входам адресных коммутаторов и входу дешифратора адреса записи дескрипторов, выход которого подсоединен к управляющим входам регистров первого и второго дескрипторов, выходы которых подключены к информационным входам соответственно первого и вто рого коммутаторов чтения дескрипторов , выходы которых соединены с информационными входами соответственно регистров первого и второго дескрипторов и с управляющими входами соответственно первого и второго коммутаторов чтения операндов, а также первой и второй пар адресных коммутаторов и запоминающих блоков, выход второго коммутатора чтения операнда подключен к второму входу сумматора, выход которого соединен с информационными входами запоминаЮ1тдих блоков, при этом выходы коммутаторов чтения операндов являются выходс1ми устройства, а выходы запоминающих блоков соединены с информационными входами коммутаторов чтения операндов. Источники информации, принятые во внимание при экспертизе 1.Патент США 4200927, кл. G Об F 9/00, 364/200, опублик. 1980. 2,Мультипроцессорные системы и параллельные вычисления. Под ред. Ф. Энслоу, Мир, 1976, с. 51, с. 96 (ппптптип