Запоминающее устройство Советский патент 1987 года по МПК G11C11/00 

Изобретение относится к вычислительной технике и может быть использвано при создании многопороговых запоминающих устройств.

Целью изобретения является повышение производительности устройства.

На фиг. 1 схематически показано запоминающее устройство; на фиг. 2 - схема блока дескрипторной памяти; на фиг. 3 - пример реализации элемента па.мяти накопителей блока дескрипторной памяти; на фиг. 4 - пример выполнения формирователя управляющих сигналов.

Устройство (фиг. 1) содержит адресные коммутаторы li-Ц, коммутаторы записи 2,, 2i, блоки памяти накопителя 3,-3, , коммутатор чтения 4, блок дескрипторной памяти 5, входы адресов записи 6-8, входы адреса чтения 9, информационные входы записи 10-12, вход синхронизации 13. На фиг. 1 обозначены также связи 14-30 и информационные выходы 31.

Блок дескрипторной памяти (фиг. 2) содержит дешифраторы 32t-32,. элементы памяти накопителей 33,, 33, коммутаторы дескрипторов 341, 34г, регистры чтения 35(, 35г и формирователь управляющих сигналов 36. На фиг. 2 обозначены также связи 37-44.

Элемент памяти накопителей блока дескрипторной памяти (фиг. 3) может быть реализован на элементах И-НЕ 45 и 46.

Формирователь управляющие сигналов (фиг. 4) содержит элементы НЕ 47, ИЛИ - НЕ 48, И-НЕ 49.

Устройство работает следующим образом.

Четырехразрядный код с выходов четырех дешифраторов 32, -32 записывается в виде двухразрядного кода дескрипторов Д1, Д2 в накопители 33i, 33, причем требуемое кодирование и правильная адресация выполняются с помощью соответствующей распайки связей 37-40 на входах элементов памяти накопителей 33,, 33. При этом информационные цепи и цепи дешифрации адреса совмещены.

Значения дескрипторов Д1, Д2. в накопителях 33, 33 сведены -В табл. 1.

Формирователь управляющих сигналов 36 работает в соответствии с табл. 2.

Устройство работает следующим образом .

В каждом такте на входы устройства подаются четыре адреса (три адреса записи 6-8 и один адрес чтения) и три информации записи 10-12. Адрес чтения 9 поступает на входы дескрипторной памяти 3 и через коммутаторы 34 , 34 производят чтение дескрипторов Д1, Д2 (41, 42) из накопителей 33 , 33j. Эти дескрипторы заносятся в регистры 35(, 35, а с выходов регистров

0

поступают на входы формирователя управляющих си1 налов.

В блоке 36, в соответствии с табл. 2, формируются три группы управляющих 5 сигналов: 22-27; 28; 29-30, определяющих режим обращения (запись или чтение) для блоков 3i Эти сигналы поступают на входы управления коммутаторов 1; -Ц; 4 и обеспечивают передачу соответствующих адресов и информации на входы бло- ков памяти 3, -3,. Эти блоки производят необходимые операции записи и чтения. Информация чтения поступает через коммутатор 4 на выходы 31 устройства.

Одновременно происходит дешифрация 5 адресов 14-17 и подготовка новых значений дескрипторов с помощью дещифраторов 32i , (в соответствии И с табл. 1).

Новые значения дескрипторов записываются в дескрипторную память 33t, 33j, по соответствующим адресам. На этом заканчивается такт работы устройства.

Таким образом, в каждом такте устройство выполняет одновременное бесконфликт ное обращение ,по трем адресам записи и одному адресу чтения. Кроме того, в то.м же 5 такте производится чтение текущих значений дескрипторов и запись новых значений дескрипторов, определяющих новые размещенные информации. На этом такт работы заканчивается. Устройство подготовлено к следующему такту работы. Все четыре об- 0 ращения к памяти производятся одновременно и без конфликтов. Тем самым существенно увеличивается производительность памяти.

Пример. Пусть по адресу чтения 9 из накопителей 33i--33 прочитаны дескрипто- ры Д1 . Эти дескрипторы указывают (табл. I), что блок памяти 3 в данном такте должен выполнить запись по первому адресу записи 6, блок 32. производит запись по второму адресу записи 7; блок 3j произ- 0 водит чтение по адресу чтения 9; блок 3, производит запись по третьему адресу записи 8. Далее дескрипторы Д1, Д2. поступают через коммутатор 34 и регистр 35 в блок 36, который формирует сигналы управления чтением и записью, в соответствии с табл. 2 (фиг. 4) :

сигнал 22 -- 1 сигнал 24 О

сигнал 23 1 сигнал 25 О

сигнал 26 О сигнал 29 1

сигнал 27 1 сигнал 30 О 0 сигнал 28 1

Эти сигналы обеспечивают на входах блока 3( первый адрес записи 6 и первую информацию записи 10; на входах блока 3-1 - второй адрес записи 7 и вторую информацию записи 11; на входах блока 3j - адрес чтения; на входах блока 3 - третий адрес записи 8 и третью информацию записи 12. Далее одновременно производятся

5

все указанные обращения к блокам памяти. Кроме того, после формирования дескрипторов производится дешифрация адресов 14-17 с помощью дешифраторов и на выходах 37-40 подготавливаются коды новых значений дескрипторов для записи в накопители 33,, ЗЗз. По адресу 14 будут записаны дескрипторы Д1, Д2 00, по адресу 15 - дескрипторы Д1, Д2 01

Формула изобретения

1. Запоминающее устройство, содержащее адресные коммутаторы, выходы которых соединены с адресными входами соответствующих блоков памяти накопителя и с одними адресными входами блока дескрип- торной памяти, первый коммутатор записи и коммутатор чтения, отличающееся тем, что, с целью повышения быстродействия устройства, в него введен второй коммутатор записи, причем другие адресные входы и вход синхронизации блока дескрипторной памяти являются соответственно адресными входами чтения и входом синхронизации устройства, один выход блока дескрипторной памяти подключен к управляющим вхои по адресу 1/ - дескрипторы Д1, Д2 11. Эти коды отражают новое распределение информации в памяти после окончания данного такта работы.

Таким образом, в предлагаемом устройстве памяти в каждом такте производятся одновременно четыре независимых обращения (3 записи + 1 чтение).

Таблица 1

дам первого и второго коммутаторов записи, другие выходы соединены с соответствующими управляющими входами адресных коммутаторов, а третьи выходы подключены к управляющим входам коммутатора чтения, информационные входы которого соединены с выходами блоков памяти накопителя, а выходы являются информационными выходами устройства, информационные входы первой группы первого коммутатора записи подключены к информационным входам первого блока памяти накопителя и являются информационными входами первой группы устройства, информационные входы второй группы первого коммутатора записи и первой группы второго коммутатора записи являются информационными входами второй группы устройства, а информационные входы второй группы второго коммутатора записи соединены с информационными входами четвертого блока памяти накопителя и являются информационными входами третьей группы устройства, выходы первого и второго коммутаторов записи подключены к информационным входам второго и третьего блоков памяти накопителя, информационные входы первой групгпз адресных коммутаторов соединены с входами адреса чтения устройства, информационные входы второй группы первого и второго адресных коммутаторов являются входами адреса записи первой группы устройства, информационные входы третьей группы второго адресного коммутатора и второй группы третьего адресного коммутатора являются входами адреса записи второй группы устройства, а информационные входы третьей группы третьего адресного коммутатора и

E,i,8,3Miim

22

А М.

26

27

Я

22-2i 28

ze,30

второй группы четвертого адресного коммутатора являются входами записи третьей группы устройства.

2. Устройство по п. 1, отличающееся тем, что блок дескрипторной памяти содержит накопители элементов памяти первой и второй групп, входы которых соединены с выходами соответствующих дешифраторов, а выходы подключены к одним входам соответствующих коммутаторов дескрипторов, выходы которых соединены с информационными входами регистров чтения, выходы которых подключены к входам формирователя управляющих сигналов, выходы кото- рого являются выходами блока дескрипторной памяти, входы дещифраторов являются одними адресными входами, другие входы коммутаторов дескрипторов - другими адресными входами, а синхровходы регистров чтения - входом синхронизации блока

дескрипторпои памяти.

W.

10

J8

/5

19

IL

3

20

77

11

3

21

J/

Фиг.1

,

JJ/

4/

JJ2

2

J

14

5

22-27

.25

25,5

552

Фиг.г

Изобретение относится к области вычислительной техники и может быть использовано при создании многопороговых запоминающих устройств. Целью изобретения является повышение производительности устройства. Устройство содержит адресные коммутаторы, коммутаторы записи, коммутатор чтения, блоки памяти накопителя, блок дискрипторной памяти, содержащий дешифр аторы, элементы памяти накопителей, коммутаторы дискрипторов, регистры чтения и формирователь управляющих сигналов. Повышение быстродействия достигается за счет увеличения числа одновременных бесконфликтных обращений (три записи + чтение). При необходимости число независимых обращений может быть увеличено путем соответствующего увеличения количества блоков памяти накопителя. 1 з.п. ф-лы, 4 ил., 2 табл. S оо N о

cpuff.d

сри.4